公开(公告)号：CN116344594A

公开(公告)日：2023-06-27

申请号：CN202211617837.1

申请日：2022-12-15

Applicant: 三星电子株式会社

Inventor： 李元锡 ,  柳民泰 ,  柳成原 ,  李基硕 ,  赵珉熙

IPC: H01L29/10 ,  H01L29/06 ,  H10B12/00

Abstract: 一种半导体存储器装置包括：位线，其设置在衬底上并且在第一方向上彼此平行地延伸；氢供应绝缘层，其包括氢并且填充位线之间的空间；源图案，其位于位线中的每一条上并且与氢供应绝缘层部分接触；氢扩散势垒层，其覆盖氢供应绝缘层的顶表面并且与源图案的侧表面接触；第一沟道图案，其位于源图案上；第一字线，其邻近于第一沟道图案的侧表面并且与位线交叉；以及着陆焊盘，其在第一沟道图案上。

公开(公告)号：CN114664835A

公开(公告)日：2022-06-24

申请号：CN202111511511.6

申请日：2021-12-06

Applicant: 三星电子株式会社

Inventor： 李炅奂 ,  金容锡 ,  金一权 ,  金熙中 ,  柳成原 ,  赵珉熙

IPC: H01L27/11514 ,  H01L27/11507

Abstract: 提供了一种半导体存储器装置。所述半导体存储器装置包括：第一字线，在竖直方向上延伸；第二字线，在第一水平方向上与第一字线间隔开，并且在竖直方向上延伸；第一半导体图案，具有围绕第一字线的环形的水平剖面并且构成第一单元晶体管的一部分；第二半导体图案，具有围绕第二字线的环形的水平剖面并且构成第二单元晶体管的一部分；单元电容器，在第一半导体图案与第二半导体图案之间并且包括第一电极、第二电极和电容器介电膜；第一位线，相对于第一半导体图案与单元电容器相对，并且在第二水平方向上延伸；以及第二位线，相对于第二半导体图案与单元电容器相对。

公开(公告)号：CN114068548A

公开(公告)日：2022-02-18

申请号：CN202110495619.4

申请日：2021-05-07

Applicant: 三星电子株式会社

Inventor： 李炅奂 ,  金容锡 ,  金炫哲 ,  徐亨源 ,  柳成原 ,  洪载昊

IPC: H01L27/108 ,  H01L27/06

Abstract: 提供了一种半导体存储器装置。所述半导体存储器装置包括：字线，在基底上沿竖直方向延伸；沟道层，围绕字线以构造单元晶体管，并且呈具有预定水平宽度的水平环形形状；位线，沿第一水平方向设置在沟道层的一端处，并且沿垂直于第一水平方向的第二水平方向延伸；以及单元电容器，沿第一水平方向设置在沟道层的另一端处，单元电容器包括沿竖直方向延伸的上电极层、围绕上电极层的下电极层以及设置在上电极层与下电极层之间的电容器介电层。

公开(公告)号：CN113224063A

公开(公告)日：2021-08-06

申请号：CN202110074133.3

申请日：2021-01-20

Applicant: 三星电子株式会社

Inventor： 金炫哲 ,  金容锡 ,  山田悟 ,  柳成原 ,  李炅奂 ,  洪载淏

IPC: H01L27/11517 ,  H01L27/11526 ,  H01L27/11551

Abstract: 半导体存储器装置可以包括在第一方向上彼此间隔开的第一电极和第二电极以及与第一电极和第二电极两者接触的第一半导体图案。第一半导体图案可以包括在第一方向上顺序地设置的第一子半导体图案至第四子半导体图案。第一子半导体图案和第四子半导体图案可以分别与第一电极和第二电极接触。第一子半导体图案和第三子半导体图案可以具有第一导电类型，第二子半导体图案和第四子半导体图案可以具有与第一导电类型不同的第二导电类型。第一子半导体图案至第四子半导体图案中的每一个可以包括过渡金属和硫族元素。

公开(公告)号：CN115394774A

公开(公告)日：2022-11-25

申请号：CN202210569674.8

申请日：2022-05-24

Applicant: 三星电子株式会社

Inventor： 赵珉熙 ,  李基硕 ,  李元锡 ,  柳民泰 ,  朴玄睦 ,  宋宇彬 ,  柳成原

IPC: H01L27/088 ,  H01L21/8234

Abstract: 一种半导体器件包括：导电线，在衬底上在第一方向上延伸；绝缘图案层，在衬底上并具有在第二方向上延伸的沟槽，沟槽具有扩展到导电线中的扩展部分；沟道层，在沟槽的相对的侧壁上并连接到导电线的由沟槽暴露的区域；第一栅电极和第二栅电极，在沟道层上并分别沿着沟槽的相对的侧壁；栅极绝缘层，在沟道层与第一和第二栅电极之间；掩埋绝缘层，在沟槽内在第一栅电极和第二栅电极之间；以及第一接触和第二接触，分别被掩埋在绝缘图案层中并分别连接到沟道层的上部区域。

公开(公告)号：CN115346998A

公开(公告)日：2022-11-15

申请号：CN202210149385.2

申请日：2022-02-18

Applicant: 三星电子株式会社

Inventor： 金炫哲 ,  金容锡 ,  禹东秀 ,  柳成原 ,  李炅奂 ,  洪载淏

IPC: H01L27/1159 ,  H01L27/11597 ,  H01L27/11595

Abstract: 一种半导体存储器件可以包括堆叠，该堆叠包括：交替堆叠在衬底上的字线和层间绝缘图案，该字线沿平行于衬底的顶面的第一方向延伸；半导体图案，与字线交叉，并且具有沿平行于衬底的顶面的第二方向延伸的长轴；数据存储图案，分别介于半导体图案与字线之间，该数据存储图案包括铁电材料；位线，沿垂直于衬底的顶面的第三方向延伸，并在第一方向上彼此间隔开，该位线中的每一条位线与在第三方向上彼此间隔开的半导体图案的第一侧面接触；以及源极线，与半导体图案的第二侧面接触。

公开(公告)号：CN115332264A

公开(公告)日：2022-11-11

申请号：CN202210364302.1

申请日：2022-04-07

Applicant: 三星电子株式会社

Inventor： 李炅奂 ,  金容锡 ,  金炫哲 ,  禹东秀 ,  柳成原

IPC: H01L27/11568 ,  H01L27/1157 ,  H01L27/11582

Abstract: 一种半导体存储器件包括：半导体衬底；栅极结构，所述栅极结构在所述半导体衬底上沿垂直方向延伸；多个电荷俘获层，所述多个电荷俘获层在所述垂直方向上彼此间隔开并且均具有围绕所述栅极结构的第一环形的水平截面；多个半导体图案，所述多个半导体图案在所述垂直方向上彼此间隔开并且均具有围绕所述多个电荷俘获层中的相应的电荷俘获层的第二环形的水平截面；源极区和源极线，所述源极区和所述源极线位于所述多个半导体图案中的每个半导体图案的在水平方向上的一端处；以及漏极区和漏极线，所述漏极区和所述漏极线位于所述多个半导体图案中的每个半导体图案的在所述水平方向上的另一端处。所述栅极结构可以包括栅极绝缘层和栅电极层。

公开(公告)号：CN113972284A

公开(公告)日：2022-01-25

申请号：CN202110817892.4

申请日：2021-07-20

Applicant: 三星电子株式会社

Inventor： 李炅奂 ,  金容锡 ,  金炫哲 ,  柳成原 ,  洪载昊

IPC: H01L29/786 ,  H01L29/417 ,  H01L21/34

Abstract: 一种半导体器件，包括：在衬底上的栅电极；在衬底上围绕栅电极的侧壁的沟道；以及源/漏电极，在衬底上，在栅电极的在平行于衬底的上表面的第一方向上的相对侧。在平行于衬底的上表面的水平方向上从栅电极到源/漏电极的沟道的厚度不是恒定的，而是在垂直于衬底的上表面的垂直方向上变化。

公开(公告)号：CN113517014A

公开(公告)日：2021-10-19

申请号：CN202110290970.X

申请日：2021-03-18

Applicant: 三星电子株式会社

Inventor： 李炅奂 ,  金容锡 ,  金炫哲 ,  山田悟 ,  柳成原 ,  弘载昊

IPC: G11C13/00 ,  G06N3/04 ,  G06N3/063

Abstract: 公开了神经形态装置及其操作方法。所述神经形态装置包括突触阵列，突触阵列包括：输入线，沿第一方向延伸，并且从连接到输入线的轴突电路独立地接收输入信号；位线，沿与第一方向交叉的第二方向延伸并且输出输出信号；单元串，均包括在输入线与位线之间串联连接的串选择晶体管和至少两个电阻忆阻器元件；电极垫，在输入线与位线之间堆叠并且彼此间隔开，并且连接到串选择晶体管和所述至少两个电阻忆阻器元件；解码器，将串选择信号或字线选择信号施加到电极垫；以及神经元电路，各自连接到所述多条位线中的与单元串中的一个连接的一条位线，对输出信号进行求和，当求和的输出信号大于预定的阈值时对求和的输出信号进行转换并且输出转换后的信号。

公开(公告)号：CN113035867A

公开(公告)日：2021-06-25

申请号：CN202011538761.4

申请日：2020-12-23

Applicant: 三星电子株式会社

Inventor： 李炅奂 ,  金容锡 ,  金炫哲 ,  山田悟 ,  柳成原 ,  洪载昊

IPC: H01L27/108 ,  H01L21/8242 ,  H01L29/10 ,  H01L29/423

Abstract: 本发明涉及存储器件和半导体器件。存储器件可以包括源极区域、沟道、栅极绝缘层图案、选择栅极图案、第一栅极图案、第二栅极图案和漏极区域。源极区域可以在衬底的上部处包括具有第一导电类型的第一杂质。沟道可以接触源极区域。每个沟道可以在垂直于衬底的上表面的垂直方向上延伸。选择栅极图案可以在沟道的侧壁上。第一栅极图案可以在沟道的侧壁上。第一栅极图案可以是所有的多个沟道的公共电极。第二栅极图案可以在沟道的侧壁上。漏极区域可以在每个沟道的上部处包括具有不同于第一导电类型的第二导电类型的第二杂质。