-
公开(公告)号：CN112164718A
公开(公告)日：2021-01-01
申请号：CN202010888222.7
申请日：2020-08-28
Applicant: 电子科技大学 , 电子科技大学广东电子信息工程研究院
IPC: H01L29/78 , H01L29/06 , H01L21/336
Abstract: 本发明提供一种具有控制栅保护层的分离栅器件及其制造方法，包括第一导电类型衬底，第一导电类型漂移区，第二导电类型阱区，重掺杂第一导电类型区，重掺杂第二导电类型区，第二导电类型区，第一介质氧化层，第二介质氧化层，第三介质氧化层，第四介质氧化层，第五介质氧化层，控制栅多晶电极，分离栅多晶电极，源极金属接触；所述第二导电类型区位于重掺杂第二导电类型区下方作为控制栅保护层，在关态耐压时将原本指向控制栅的电场线转移至该第二导电类型区的电离负电荷，成功降低了控制栅靠近漂移区位置的电场峰值，消除了该处可能存在的提前击穿。
-
公开(公告)号：CN111969042A
公开(公告)日：2020-11-20
申请号：CN202010887963.3
申请日：2020-08-28
Applicant: 电子科技大学 , 电子科技大学广东电子信息工程研究院
IPC: H01L29/06 , H01L29/78 , H01L29/786 , H01L21/336
Abstract: 本发明提供一种具有高深宽比体内超结的横向高压器件及其制造方法，包括：第一导电类型漂移区、深槽区域，通过深槽槽底注入形成与第二导电类型衬底相连的第二导电类型区，位于漂移区两侧的第一和第二导电类型阱区和重掺杂区，位于器件表面的控制栅多晶硅电极、第一和第二介质氧化层。所述深槽通过硬掩模层Hard Mask保护刻蚀得到，然后槽底注入得到第二导电类型区与槽底两侧的漂移区一起形成体内超结，并维持电荷平衡，优化了器件体内场，并提供体内低阻通路；超结条宽和深度由深槽刻蚀宽度和深度决定，可以得到高深宽比的体内超结结构。本发明提出的结构提优化了体内场提高器件耐压，同时供了体内低阻通路，进一步降低比导通电阻。
-
公开(公告)号：CN111933715A
公开(公告)日：2020-11-13
申请号：CN202011022081.7
申请日：2020-09-25
Applicant: 电子科技大学 , 电子科技大学广东电子信息工程研究院
Abstract: 本发明提供一种碳化硅MOSFET器件，包括：N型衬底、N型外延层、P-body区、N-body区、N+接触区、P+接触区、源电极、栅电极、栅介质、漏电极；本发明提出的SiC MOSFET器件在源极集成JFET器件，当器件发生短路时，P-body区与P+接触区形成的JFET区以及相邻的P+接触区之间提前夹断，器件的电流增大时，由于栅极-源极电压保持恒定，JEFT区的作用会使碳化硅MOSFET的有效栅极-源极电压降低，从而导致通过MOSFET器件的饱和电流降低，形成负反馈，最终使得该器件的饱和电流相较于传统结构大幅度降低，提高了其抗短路能力。
-
公开(公告)号：CN108336133B
公开(公告)日：2020-08-28
申请号：CN201810131088.9
申请日：2018-02-09
Applicant: 电子科技大学 , 电子科技大学广东电子信息工程研究院
IPC: H01L29/417 , H01L29/423 , H01L29/739 , H01L21/28 , H01L21/331
Abstract: 一种碳化硅绝缘栅双极型晶体管及其制作方法，属于半导体功率器件技术领域。本发明提供的SiC IGBT器件包括自下而上依次层叠设置的金属集电极、衬底、缓冲层、漂移区、栅极结构、层间介质层和发射极金属，其中，漂移区的两端分别存在凹槽，两个凹槽相互独立并在其间形成一个高于凹槽底部平面的平台，本发明在凹槽底部顶层和平台顶层上集成了平面型和槽栅型IGBT，相比传统平面型IGBT增加了水平沟槽和垂直沟槽的数量，进而增强了正向电导调制效应，提升了器件正向导通能力；并且有利于屏蔽凹槽底部的电场集聚效应，提高了器件制造的可行性。此外，本发明提供的制作工艺与现有半导体制作工艺相兼容，无需增加额外的工艺步骤，节约了器件制造成本。
-
公开(公告)号：CN110416285A
公开(公告)日：2019-11-05
申请号：CN201910702933.8
申请日：2019-07-31
Applicant: 电子科技大学 , 电子科技大学广东电子信息工程研究院
Abstract: 本发明提供一种超结功率DMOS器件，包括金属化漏电极、第一导电类型重掺杂半导体衬底、第一导电类型半导体柱区、第二导电类型半导体柱区、第二导电类型半导体体区、第一导电类型重掺杂半导体源区、第二导电类型重掺杂半导体接触区、多晶硅栅电极、栅介质层、金属化源电极，本发明通过在常规超结功率DMOS器件的基础上，将第一导电类型重掺杂半导体衬底由均匀掺杂改变为非均匀掺杂，避免了高掺杂衬底与低掺杂漂移区层的电场尖峰，缓解了SEB效应，从而提高其器件的可靠性。
-
Patent Agency Ranking
公开(公告)号：CN107085138B
公开(公告)日：2019-05-21
申请号：CN201710274231.5
申请日：2017-04-25
Applicant: 电子科技大学 , 电子科技大学广东电子信息工程研究院
IPC: G01R19/25
Abstract: 一种高分辨率负电平检测电路，属于电源管理技术领域。本发明在一个周期内工作在钳位运放模式和比较器模式，通过模式切换的方式将失调产生电阻R4上产生的压降△VR4复制，实现了对同步调整管的漏源电压在‑5mV时的负电平检测；为了使失调产生电阻R4上的压降△VR4恒定，引入由第十七PMOS管MP17和第十八PMOS管MP18构成的差分对；另外，为了消除工艺偏差带来的影响，引入修调电阻R3对失调产生电阻R4的压降△VR4进行修调。本发明实现了负电平的精确检测，分辨率可以达到毫伏级，能够满足对自适应同步整流控制电路的应用需求。
-
公开(公告)号：CN107450653B
公开(公告)日：2019-03-15
申请号：CN201710771529.7
申请日：2017-08-31
Applicant: 电子科技大学 , 电子科技大学广东电子信息工程研究院
IPC: G05F3/26
Abstract: 本发明涉及集成电路技术。本发明解决了现有电压前馈电流产生电路耐压不够的问题，提供了一种电压前馈电流产生电路，其技术方案可概括为：电压前馈电流产生电路，包括包括电流输出端、运算放大器、LDMOS耐压管一、LDMOS耐压管二、电压输入端、固定电平输入端、电流源、低压电源电压输入端、增强型PMOS管一、增强型PMOS管二。本发明的有益效果是，电路结构简单，且功耗较小，节约版图面积，合理的使用了耐压管解决了传统电路的耐压问题，适用于电压前馈电流产生电路。
-
公开(公告)号：CN107315441B
公开(公告)日：2018-09-21
申请号：CN201710532707.0
申请日：2017-07-03
Applicant: 电子科技大学 , 电子科技大学广东电子信息工程研究院
IPC: G05F1/59
Abstract: 一种具有快速瞬态响应的片上低压差线性稳压器，属于电源管理技术领域。包括误差放大器、功率管MP、密勒电容CL、第一分压电阻和第二分压电阻，功率管MP的源极连接输入电压VIN，其漏极通过第一分压电阻和第二分压电阻的串联结构后接地；误差放大器的负向输入端连接基准电压Vref，其正向输入端连接第一分压电阻和第二分压电阻的串联点，其输出端连接功率管MP的栅极，密勒电容CL接在功率管MP的漏极和地之间；误差放大器采用STCB结构的误差放大器，STCB结构的误差放大器的输入级插入瞬态增强结构；优选实施例中功率管MP的栅极和漏极之间还连接有微分器同时LDO引入自适应偏置结构。本发明在提升瞬态响应速度的同时大幅度减小了环路补偿所需的密勒电容。
-
公开(公告)号：CN107168453B
公开(公告)日：2018-07-13
申请号：CN201710533403.6
申请日：2017-07-03
Applicant: 电子科技大学 , 电子科技大学广东电子信息工程研究院
IPC: G05F3/26
Abstract: 一种基于纹波预放大的全集成低压差线性稳压器，属于电源管理技术领域。跨导放大器的正向输入端连接基准电压Vref，其负向输入端连接反馈电压Vfb，其输出端连接跨阻放大器的负向输入端和误差放大器的负向输入端，跨阻放大器的正向输入端接地GND，其输出端接误差放大器的正向输入端；功率管MP的栅极连接误差放大器的输出端，其源极连接输入电压VIN，其漏极通过第一分压电阻Rf1和第二分压电阻Rf2的串联结构后接地GND，所述第一分压电阻Rf1和第二分压电阻Rf2的串联点输出反馈电压Vfb，密勒电容CL接在功率管MP的漏极和地GND之间；补偿电路接在功率管MP的漏极和第一分压电阻Rf1与第二分压电阻Rf2的串联点之间。本发明在实现快速瞬态响应的同时减小了密勒电容。
-
公开(公告)号：CN105140288B
公开(公告)日：2018-05-01
申请号：CN201510579882.6
申请日：2015-09-11
Applicant: 电子科技大学 , 东莞电子科技大学电子信息工程研究院
Abstract: 本发明提供一种射频LDMOS器件，包含：P+衬底、P型外延层，衬底金属，P型外延层内部的P+sinker区、P阱、N‑漂移区、N+区、多晶硅，N‑漂移区的上方以及多晶硅的右侧上方设有法拉第罩，法拉第罩和漂移区之间有一层low k介质，low k介质材料的介电常数小于SiO2的介电常数；本发明在漂移区上方和法拉第罩下方的绝缘介质层使用low k材料，该结构可以有效降低法拉第罩靠近漏端边缘的高电场，与传统结构相比，本器件可以有效优化漂移区表面电场分布，使之更加均匀，提高器件的击穿电压；还可以降低器件源漏导通电阻，提高器件的输出功率。
-
-
-
-
-
-
-
-
-
Search Results
3081
records
(took 0.061 seconds)
