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公开(公告)号：CN114374376B
公开(公告)日：2023-04-25
申请号：CN202210033085.8
申请日：2022-01-12
Applicant: 电子科技大学 , 电子科技大学广东电子信息工程研究院
IPC: H03K7/08
Abstract: 本发明公开了一种高频硅基GaN单片集成PWM电路，基于P‑GaN栅增强型GaN集成工艺平台下的E‑mode GaN晶体管、2DEG电阻和MIM电容进行三级比较器等结构设计，并以此为基础实现迟滞比较器、锯齿波电路和整体PWM电路的设计。本发明基于增强型GaN晶体管进行三级比较器电路拓扑设计优化反馈回路，从而实现高鲁棒性锯齿波电路设计；PWM单片集成电路同时集成反馈电阻以及GaN MIM电容，极大减小电路设计中的寄生效应，可更容易满足PWM模块方案的高频需求。该电路方案不仅更易实现GaN功率芯片单片集成，而且可避免D‑mode N型沟道晶体管存在的栅极长期可靠性等问题。本发明提出的高频硅基GaN单片集成PWM电路为未来实现更加紧凑的功率转换解决方案提供基础。
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公开(公告)号：CN110943714B
公开(公告)日：2023-03-31
申请号：CN201911148723.5
申请日：2019-11-21
Applicant: 电子科技大学 , 电子科技大学广东电子信息工程研究院
IPC: H03K3/3562
Abstract: 本发明提出一种带时钟门控的数据读出接口电路，属于集成电路和光电技术领域。本发明包括使能控制单元和M个移位寄存模块，M为所述单光子雪崩二极管探测阵列包含的像素数目；移位寄存模块用于储存和读出单光子雪崩二极管探测阵列的单级像素数据，使能控制单元用于实现读出时钟的时钟门控，当单光子雪崩二极管探测阵列中第x级像素的数据读出后，使能控制单元中第x级第一D触发器的输出进行切换，控制对应的第x个移位寄存模块中的第一2选1多路选择器输出由读出时钟切换为低电平信号，从而关闭第x级像素对应的D触发器组，达到节省功耗的目的。
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公开(公告)号：CN106920842B
公开(公告)日：2023-03-28
申请号：CN201710328752.4
申请日：2017-05-11
Applicant: 电子科技大学 , 电子科技大学广东电子信息工程研究院
IPC: H01L29/739
Abstract: 本发明属于功率半导体技术领域，涉及一种具有载流子存储层的槽型SOI LIGBT。本发明相对于传统结构，具有以下几个特点：一、具有高浓度的载流子存储层，其在正向导通时起阻挡空穴的作用，使界面附近的空穴浓度增大，根据电中性原理，更多的电子注入漂移区，电导调制效应增强，进而降低器件的正向导通压降。同时，引入介质槽，在物理上阻挡空穴被阴极收集，起到进一步降低正向导通压降的作用，更重要的是，在正向阻断时起到辅助耗尽载流子存储层的作用，使得在高浓度载流子存储层的情况下器件保持高耐压；二、采用三栅结构，提高沟道密度；三、三栅结构与介质槽可以同时制作，无需额外的工艺步骤。
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公开(公告)号：CN115377194A
公开(公告)日：2022-11-22
申请号：CN202211061410.8
申请日：2022-08-31
Applicant: 电子科技大学 , 电子科技大学广东电子信息工程研究院
IPC: H01L29/06 , H01L29/423 , H01L29/739 , H01L21/331
Abstract: 本发明提供一种碳化硅绝缘栅双极型晶体管及其制作方法，属于半导体功率器件技术领域。本发明器件包括自下而上设置的金属集电极、衬底、缓冲层、漂移区、电荷储存区、栅极结构、层间介质层和金属发射极，存在两个凹槽，其间形成P型电位调制区。在反向阻断时，P+屏蔽区通过P型电位调制区与发射极连接，有利于屏蔽凹槽底部电场强度，提升了器件的可靠性；同时关断状态下，P型电位调制区可以提供额外空穴抽取路径，减小关断损耗；正向导通时，两个多晶硅栅耗尽P型电位调制区，使得P+屏蔽区处于浮空电位，从而抑制空穴被发射极收集，增强电导调制效应，提升了器件正向导通能力。制作工艺与现有半导体制作工艺相兼容，节约了器件制造成本。
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公开(公告)号：CN115085704A
公开(公告)日：2022-09-20
申请号：CN202210787494.7
申请日：2022-07-06
Applicant: 电子科技大学 , 电子科技大学广东电子信息工程研究院
IPC: H03K17/081 , H02H5/04
Abstract: 本发明属于功率集成电路技术领域，尤其涉及一种应用于智能功率开关的保护电路。本发明在片内增加一个靠近逻辑控制电路的温度传感器，在浪涌电流到来时，随着功率管结温的升高，两个温度传感器之间会产生一定的温度梯度，当温度梯度过大时，两个温度传感器给出功率限制的信号，将功率开关关断，待热量在整个芯片散开片内无较大温度梯度之后再重新开启。同时，在控制片内相对温度差的基础之上，在电流限制电路中引入多个档位，在功率管结温较低时限流值较高，在功率管结温较高时限流值变为低，从而保证功率管不被烧毁。既保证了温度较低时有较大的负载电流，又保证了芯片内相对温度差较低，使得芯片在经历多次功率循环之后仍具有较高的可靠性。
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Patent Agency Ranking
公开(公告)号：CN115050811A
公开(公告)日：2022-09-13
申请号：CN202210762450.9
申请日：2022-06-30
Applicant: 电子科技大学 , 电子科技大学广东电子信息工程研究院
IPC: H01L29/06 , H01L29/423 , H01L29/78 , H01L21/336
Abstract: 本发明提供一种沟槽型功率半导体器件及其制造方法，包括第一导电类型半导体衬底、漏极金属、第一和第二导电类型半导体漂移区、分离栅沟槽结构、第二导电类型半导体体区，第一导电类型半导体源区以及源极金属电极，分离栅沟槽结构包括控制栅电极及其周围栅介质层以及通过介质层相连并位于沟槽底部的分离栅。本发明在沟槽与沟槽之间的第一导电类型半导体漂移区域内引入第二导电类型半导体漂移区以帮助耗尽第一导电类型半导体漂移区，同时将沟槽内的介质层以及控制栅电极引入第二导电类型半导体体区内，位于第二导电类型半导体漂移区顶部以提高漂移区掺杂浓度。本发明具有更大的沟道面积，更小的比导通电阻。
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公开(公告)号：CN114823631A
公开(公告)日：2022-07-29
申请号：CN202210450265.6
申请日：2022-04-27
Applicant: 电子科技大学 , 电子科技大学广东电子信息工程研究院
IPC: H01L23/552 , H01L29/06 , H01L29/78
Abstract: 本发明提供了一种抗辐射的高压器件结构，相比起传统高压LDMOS器件结构，本发明在场氧化层下方的漂移区内引入高掺杂的Ptop+层和一般掺杂的Ptop层；在埋氧化层上方的漂移区内引入高掺杂的Pbury+层和一般掺杂的Pbury层。本发明新引入的高掺杂层可以屏蔽氧化层中的正的辐射陷阱电荷对漂移区的影响，保持初始特性不变的情况下，有效抑制了由总剂量辐射效应引起的器件导通电阻的退化。
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公开(公告)号：CN114551573A
公开(公告)日：2022-05-27
申请号：CN202210174673.3
申请日：2022-02-24
Applicant: 电子科技大学 , 电子科技大学广东电子信息工程研究院
IPC: H01L29/06 , H01L29/20 , H01L29/205 , H01L29/78
Abstract: 本发明属于半导体技术领域，涉及一种氮化镓P沟道器件(P‑MOSFET)。本发明中氮化镓P‑MOSFET的AlGaN势垒层具有渐变Al组分，利用渐变Al组分AlGaN势垒层和P‑GaN沟道层之间的极化效应，在P‑GaN/AlGaN异质结界面产生二维空穴气(2DHG)，形成导电空穴沟道，从而形成氮化镓P‑MOSFET。本发明的有益效果：利用渐变Al组分AlGaN势垒层，可以通过调节渐变Al组分AlGaN势垒层中各层的Al组分调节AlGaN与P‑GaN沟道层之间的极化强度，从而调节极化产生的2DHG浓度、氮化镓P‑MOSFET的阈值电压和电流能力；同时，也可以通过调节AlGaN势垒层中各层的Al组分，调节AlGaN/GaN异质结界面二维电子气(2DEG)浓度，从而实现氮化镓P‑MOSFET和氮化镓N‑MOSFET的单片集成。
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公开(公告)号：CN111816707B
公开(公告)日：2022-03-08
申请号：CN202010888944.2
申请日：2020-08-28
Applicant: 电子科技大学 , 电子科技大学广东电子信息工程研究院
IPC: H01L29/78 , H01L29/40 , H01L21/336
Abstract: 本发明提供一种消除体内曲率效应的等势降场器件及制造方法，包括元胞区与终端区。元胞区中，第一介质氧化层和多晶硅电极构成纵向浮空场板，所述纵向浮空场板分布在整个第二导电类型漂移区中，漏端以相同工艺引入多晶硅电极与漏极相连的纵向场板。本发明中纵向浮空场板辅助耗尽漂移区，提高了器件耐压。但由于靠近漏端的纵向浮空场板钳位了体内电势，使得等势线在槽底集中，造成了器件的提前击穿。漏端纵向场板与漏极相连，将漏端高电位引入器件体内，消除了体内曲率效应，进一步提高器件耐压。终端区中，纵向浮空场板呈环形承担大部分耐压，漏端的纵向场板形成半圆状阵列，缓解了因曲率增大而导致的靠近漏端的槽底电场的进一步提高。
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公开(公告)号：CN113838914A
公开(公告)日：2021-12-24
申请号：CN202111116107.9
申请日：2021-09-23
Applicant: 电子科技大学 , 电子科技大学广东电子信息工程研究院
IPC: H01L29/06 , H01L29/423 , H01L29/739 , H01L21/28 , H01L21/331
Abstract: 本发明提供一种具有分离栅结构的RET IGBT器件结构及制作方法，通过在N型电荷存储层下方引入P型埋层，在P型埋层左侧引入N型埋层，消除了高浓度P型埋层对器件阈值电压的影响，电子电流可以通过N型埋层流入N型漂移区，不会影响器件的通态特性。本发明通过将栅电极分裂为上下两部分，上部分作为栅极，下部分与发射极连接，分离栅结构降低了米勒电容Cgc，进而降低了开关损耗。同时，分离栅底部的氧化层厚度可以进一步提高，或使用高介电常数的介质材料，可以改善沟槽底部电场集中，提升器件的可靠性。当器件关断时PMOS的开启为空穴提供了一条额外的抽取通路，加快了电流的关断。
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