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公开(公告)号：CN1490933A
公开(公告)日：2004-04-21
申请号：CN03156368.6
申请日：2003-09-05
Applicant: 清华大学
IPC: H03K19/0185 , G11C16/06
Abstract: 负电压电平转换电路属于混合信号处理集成电路和不挥发存储器电路设计技术领域。其特征是，含有：两个分别由PMOS管和NMOS管构成的反相器，这两个反相器的输入端和输出端彼此连接构成输出电压的正反馈通道，输出正高压由其中一个反相器的PMOS管传输，负低压由NMOS管传输，该正反馈通道加快了电平转换的速度；一个工作在输入电压下的CMOS反相器，使其两边的支路电流不对称，而减小了转换需要的功耗；两个反相器的初始输入电压由两个栅极接地的PMOS管确定。本发明电平转换速度快，输入电压降低时仍能正常工作，增加了缩小晶体管尺寸的能力。
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公开(公告)号：CN119864070A
公开(公告)日：2025-04-22
申请号：CN202510071725.8
申请日：2025-01-16
Applicant: 上海清华国际创新中心 , 清华大学
IPC: G11C29/42
Abstract: 本申请公开了一种存储器存储数据纠错方法、装置、电子设备及介质，涉及电子技术领域。其中，存储器的每个存储单元用于存储多bit数据，方法包括：对多bit数据集合进行数据编码，以获取多bit数据集合的目标校验数据，其中，多bit数据集合包括多个多bit数据；根据每个多bit数据在编码过程中的编码系数确定多bit数据集合的实际校验数据，其中，每个多bit数据的编码系数不同；在实际校验数据与目标校验数据不同的情况下，基于实际校验数据与目标校验数据的差值对相应的多bit数据进行纠错操作。如此，本申请实现了多bit数据1个LSB出错量纠错而非数据位纠错，减小了对纠错码纠错能力的需求，并在减小校验数据存储开销以及编码译码开销上有显著的优势。
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公开(公告)号：CN119598075A
公开(公告)日：2025-03-11
申请号：CN202411482641.5
申请日：2024-10-23
Applicant: 清华大学
IPC: G06F17/14
Abstract: 本申请涉及信号技术领域，特别涉及一种二维信号变换存内计算架构、电子设备及方法，架构包括：数据输入模块；交叉阵列，执行输入向量与参数矩阵之间的矩阵向量乘法运算得到一维信号变换结果；行驱动模块，将列数据和交叉阵列的第一次一维信号变换结果转化为交叉阵列的输入向量；列驱动模块，用于输出交叉阵列计算结果；缓存模块，用于存储交叉阵列计算的所有第一次一维信号变换结果，对交叉阵列计算的所有第一次一维信号变换结果进行转置操作，以实现二维信号变换存内计算；数据输出模块，用于输出二维信号变换存内计算的结果。由此，解决了相关技术中无法执行完整的二维信号变换，且数据在核内外反复搬运导致计算效率降低，硬件开销较大等问题。
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公开(公告)号：CN118689443A
公开(公告)日：2024-09-24
申请号：CN202410803719.2
申请日：2024-06-20
Applicant: 清华大学
Abstract: 本发明涉及时域存算一体技术领域，特别涉及一种基于时域存算分段阵列结构的多比特输入加速方法及装置，其中，方法包括：构建时域存算分段阵列结构；通过同一keep信号对时域存算分段阵列结构中的每段目标时域存算子阵列进行并行触发，以并行完成每段目标时域存算子阵列的计算过程，获得多个局部时间域，并将多个局部时间域结果分别转移到电荷域；将时域存算分段阵列结构中的每个TQC电路的CDAC顶板相连，以共享多个局部电荷域；将多个局部电荷域进行累加，并利用模数转换器将累加后的电荷域进行量化。由此，解决了现有时域存算一体系统在处理多比特输入时，每1比特的计算间隔较大，从而改善多比特输入计算想的能效和算力等问题。
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公开(公告)号：CN118551817A
公开(公告)日：2024-08-27
申请号：CN202410703521.7
申请日：2024-05-31
Applicant: 清华大学
Abstract: 本公开的实施例提供了一种存算一体电路和存算一体装置，该存算一体电路包括：n行m列排列的多个存算单元；其中，每个存算单元包括权重单元组、读出电路和计算单元，其中，权重单元组包括多个权重单元，每个权重单元被配置为以电阻阻值的形式存储权重；读出电路被配置为与权重单元组中的每个权重单元耦接，以读取每个权重单元存储的权重；计算单元被配置为与读出电路耦接，使用读出电路读取的权重和接收的输入电压在电荷域实现乘加运算，并输出乘加运算结果。存算一体电路可以在电荷域实现乘累加运算，有效缓解电路中的非理想因素，提高计算精度。
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Patent Agency Ranking
公开(公告)号：CN115553789B
公开(公告)日：2024-06-21
申请号：CN202211103792.6
申请日：2022-09-09
Applicant: 清华大学
Abstract: 一种信号采集处理装置及方法、电子设备。该信号采集处理装置包括信号采集模块和信号处理模块，信号采集模块包括：信号采集电极，配置为采集第一电信号；第一滤波电路，配置为接收第一电信号，使用第一忆阻器对第一电信号进行滤波，得到第二电信号；信号处理模块包括：第二滤波电路，配置为接收第二电信号，使用多个第二忆阻器对第二电信号在多个频带内进行滤波，得到多个特征信号；信号特征求取电路，配置为基于多个特征信号得到多个特征值；以及特征应用电路，配置为根据多个特征值得到输出结果。该信号采集处理装置结构简单，具有更小的电路面积和功耗，利用忆阻器的电导可调特性，便捷地调节滤波电路的截止频率，使得信号处理的自由度更高。
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公开(公告)号：CN118138026A
公开(公告)日：2024-06-04
申请号：CN202311842660.X
申请日：2023-12-28
Applicant: 清华大学
IPC: H03K17/28 , H03K17/284 , G11C13/00
Abstract: 本公开提供一种延时缓冲单元、延时缓冲阵列、电子装置及延时缓冲阵列的操作方法，该延时缓冲单元包括串联的第一延时缓冲子单元以及第二延时缓冲子单元，其中，第一延时缓冲子单元以及第二延时缓冲子单元分别被配置为对于经过延时缓冲单元的脉冲信号的边沿斜率的影响相反，通过该延时缓冲单元，能够用于存算一体以实现矩阵向量乘法运算，能够在降低存算一体电路硬件开销的同时保证输出的延时信号仍具有斜率较为理想的下降沿和上升沿。
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公开(公告)号：CN117912519A
公开(公告)日：2024-04-19
申请号：CN202410027072.9
申请日：2024-01-08
Applicant: 清华大学
IPC: G11C13/00
Abstract: 一种存算一体单元及操作方法、存算一体阵列和存算一体电路。该存算一体单元包括：四个权重单元，每个包括忆阻器元件和开关元件，开关元件和忆阻器元件电连接；第一权重单元的开关元件与第四权重单元的开关元件电连接，用于接收第一字线信号；第二权重单元的开关元件与第三权重单元的开关元件电连接，用于接收第二字线信号；第一权重单元的开关元件与第三权重单元的开关元件电连接，用于接收第一源线信号；第二权重单元的开关元件与第四权重单元的开关元件电连接，用于接收第二源线信号；四个开关元件彼此电连接。该存算一体单元利用四个权重单元形成差分结构，实现了计算电流随输入信号正比例变化，有效降低了外围电路的额外开销。
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公开(公告)号：CN117391132A
公开(公告)日：2024-01-12
申请号：CN202311499459.6
申请日：2023-11-10
Applicant: 清华大学
IPC: G06N3/0442 , G06N3/063
Abstract: 本申请涉及一种长短程记忆神经网络控制电路及方法，电路包括：输入门电路、遗忘门电路、单元状态配置控制电路和可重构单元，输入门电路处理输入信号，输出电流信号至可重构单元，可重构单元将电流信号转换成电压信号；遗忘门电路与可重构单元之间的第一开关闭合后，将电流信号转换成电压信号后加载到晶体管，调节流过晶体管的电流对可重构单元的电容进行放电；单元状态配置控制电路根据任务需求确定可重构单元模块的重构参数；可重构单元基于任务需求，根据电压信号和重构参数进行重构后得到当前时刻输出参数和单元状态参数。由此，解决了当前通用硬件平台运行长短程人工神经网络延时大、功耗高等问题，有效地加速信息的处理速度并降低系统功耗。
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公开(公告)号：CN115913239A
公开(公告)日：2023-04-04
申请号：CN202211684779.4
申请日：2022-12-27
Applicant: 清华大学
Abstract: 一种模拟数字转换电路、电子装置和操作方法。该模拟数字转换电路包括钳位模块、偏置电流产生模块和量化模块。电路钳位模块通过钳位点与负载电路耦接，负载电路在工作时提供负载电流。偏置电流产生模块通过钳位点与钳位模块耦接，配置为向钳位点提供偏置电流。量化模块通过钳位点和第一节点与钳位模块耦接，配置为通过第一节点向钳位模块提供偏置电压，以得到输入钳位点的钳位支路电流，还配置为向钳位点提供第一电流，并基于偏置电流和钳位支路电流的比较结果调节第一电流，以对负载电流进行量化。该模拟数字转换电路在实现高速低增益钳位功能的同时，提高了钳位精度，减少了模拟数字转换电路的功耗和面积开销。
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