公开(公告)号：CN119008667A

公开(公告)日：2024-11-22

申请号：CN202410416676.2

申请日：2024-04-08

Applicant: 瑞萨电子株式会社

Inventor： 永久克己 ,  酒井敦 ,  西村智也

IPC: H01L29/40 ,  H01L29/423 ,  H01L29/78

Abstract: 本公开的各实施例涉及半导体器件。提高了半导体器件的性能。在半导体衬底(SUB)中，沟槽TR1和沟槽TR2形成为从该半导体衬底(SUB)的上表面(TS)到达预定深度。在该沟槽TR1的下部处形成场板电极(FP)，并且在该沟槽TR1的上部处形成栅极电极GE1。栅极电极GE2形成在该沟槽TR2内部。该沟槽TR1的深度比该沟槽TR2的深度深。在平面图中，该沟槽TR1被该沟槽TR2围绕。

公开(公告)号：CN117747617A

公开(公告)日：2024-03-22

申请号：CN202311053942.1

申请日：2023-08-21

Applicant: 瑞萨电子株式会社

Inventor： 西村智也 ,  酒井敦 ,  永久克己

IPC: H01L27/088 ,  H01L21/8234 ,  H01L29/40 ,  H01L29/423 ,  H01L29/788 ,  H01L21/336

Abstract: 本公开的各实施例涉及半导体器件及其制造方法。在Y方向上延伸的第一沟槽形成在位于单元区域中的半导体衬底和位于外围区域中的半导体衬底中的每一者中。第二沟槽形成在外围区域中的半导体衬底中以在平面图中围绕单元区域。p型本体区域在每个区域中形成在半导体衬底中。多个p型浮置区域形成在外围区域中的半导体衬底中。场板电极形成在第一沟槽和第二沟槽中的每个沟槽的下部处。栅极电极形成在位于单元区域中的第一沟槽的上部处。浮置栅极电极形成在位于外围区域中的第一沟槽和第二沟槽中的每个沟槽的上部。