公开(公告)号：CN102571119A

公开(公告)日：2012-07-11

申请号：CN201110361324.4

申请日：2011-11-15

Applicant: 瑞萨电子株式会社

Inventor： 元泽笃史 ,  塚本隆幸 ,  松浦达治 ,  奥田裕一

IPC: H04B1/16

CPC classification number: H04B1/40 ,  H03H11/26 ,  H03K5/133

Abstract: 本发明涉及一种半导体集成电路及其操作方法，该集成电路装配有接收混频器和信号发生器。多级延迟电路响应于接收载波信号而生成多个时钟脉冲。相位检测单元检测在特定时钟脉冲的电压电平与先于特定时钟脉冲而生成的预定数量的时钟脉冲的电压电平之间的差异，从而检测出特定时钟脉冲的预定相位。时钟发生单元的选择器从时钟脉冲信号中输出分别具有多种相位的多个选择时钟脉冲信号。第一时钟合成逻辑单路对选择时钟脉冲执行逻辑运算，从而生成被供应给接收混频器的本地信号。

公开(公告)号：CN102571119B

公开(公告)日：2016-06-08

申请号：CN201110361324.4

申请日：2011-11-15

Applicant: 瑞萨电子株式会社

Inventor： 元泽笃史 ,  塚本隆幸 ,  松浦达治 ,  奥田裕一

IPC: H04B1/16

CPC classification number: H04B1/40 ,  H03H11/26 ,  H03K5/133

Abstract: 本发明涉及一种半导体集成电路及其操作方法，该集成电路装配有接收混频器和信号发生器。多级延迟电路响应于接收载波信号而生成多个时钟脉冲。相位检测单元检测在特定时钟脉冲的电压电平与先于特定时钟脉冲而生成的预定数量的时钟脉冲的电压电平之间的差异，从而检测出特定时钟脉冲的预定相位。时钟发生单元的选择器从时钟脉冲信号中输出分别具有多种相位的多个选择时钟脉冲信号。第一时钟合成逻辑单路对选择时钟脉冲执行逻辑运算，从而生成被供应给接收混频器的本地信号。

公开(公告)号：CN101276396B

公开(公告)日：2013-01-02

申请号：CN200810081172.0

申请日：2008-03-18

Applicant: 瑞萨电子株式会社

Inventor： 远藤武文 ,  塚本隆幸

IPC: G06K7/00 ,  G06K19/07

CPC classification number: H04B5/02 ,  H04B5/0031 ,  H04B5/0037

Abstract: 一种半导体集成电路器件，不降低通信效率而实现稳定的通信，并且限制ID标签的通信距离。在半导体集成电路器件(1)工作时，工作通信部(11)在状态管理部(10)设定缩短通信距离的通信距离限制的有无。没有通信距离限制时，从逻辑和电路(15)输出Lo信号，开关部(16)接通，从指令解调电路(4)向指令解码部(9)输入经过了解调的指令。在设定了通信距离限制时，功率强度监视器部(14)判断整流电路(2)的功率是否在所设定的电场强度以上，在小于所设定的电场强度时，逻辑和电路的输出成为Hi信号而使开关部断开，指令解调电路进行了解调的各种指令不会被输入到指令解码部，从而半导体集成电路器件不进行工作。