公开(公告)号：CN114997386B

公开(公告)日：2024-03-22

申请号：CN202210749104.7

申请日：2022-06-29

Applicant: 桂林电子科技大学

Inventor： 许晨曦 ,  黄品高 ,  唐宁 ,  党选举 ,  王辉 ,  高超 ,  于文龙

IPC: G06N3/065 ,  G06N3/0464 ,  G06F30/327 ,  G06F30/331

Abstract: 本发明公开一种基于多FPGA异构架构的CNN神经网络加速设计方法，包括以下步骤：根据模块的功能判断，在RTL级使用Verilog HDL设计能实现完整的计算功能的模块，其余的模块使用Vivado的HLS工具进行开发；对卷积神经网络进行量化；CPU依据任务分配法分配计算任务给FPGA板；FPGA板和外部存储器进行初始化配置；CPU获取加载信息并将加载信息通过数据收发单元加载至各个FPGA开发板；两个卷积计算单元通过流水交替方式进行计算；直到当前卷积神经网络计算完成，输出结果。本发明采取HLS与HDL相结合的方式，对神经网络的不同模块分别使用HLS和HDL开发，缩短了开发时长，降低研究成本。

公开(公告)号：CN114997386A

公开(公告)日：2022-09-02

申请号：CN202210749104.7

申请日：2022-06-29

Applicant: 桂林电子科技大学

Inventor： 许晨曦 ,  黄品高 ,  唐宁 ,  党选举 ,  王辉 ,  高超 ,  于文龙

IPC: G06N3/063 ,  G06N3/04 ,  G06F30/327 ,  G06F30/331

Abstract: 本发明公开一种基于多FPGA异构架构的CNN神经网络加速设计方法，包括以下步骤：根据模块的功能判断，在RTL级使用Verilog HDL设计能实现完整的计算功能的模块，其余的模块使用Vivado的HLS工具进行开发；对卷积神经网络进行量化；CPU依据任务分配法分配计算任务给FPGA板；FPGA板和外部存储器进行初始化配置；CPU获取加载信息并将加载信息通过数据收发单元加载至各个FPGA开发板；两个卷积计算单元通过流水交替方式进行计算；直到当前卷积神经网络计算完成，输出结果。本发明采取HLS与HDL相结合的方式，对神经网络的不同模块分别使用HLS和HDL开发，缩短了开发时长，降低研究成本。