公开(公告)号：CN1204086A

公开(公告)日：1999-01-06

申请号：CN98102321.5

申请日：1998-06-02

Applicant: 松下电器产业株式会社

Inventor： 奥山博昭

IPC: G06F12/00

CPC classification number: G11C11/419 ,  G06F12/0804 ,  Y02D10/13

Abstract: 高速缓冲存储单元阵列内,至少设置有一行存储单元的特定存储单元行,并作为回写缓冲器。向上述特定存储单元行(回写缓冲器)退避时,由任意的字线选中高速缓冲存储单元阵列内的同一行存储单元,应退避所有的数据,通过位线对同时一次写入到上述特定存储单元行中。因此,由于无须通过数据总线,就可以写入到特定存储单元行中,所以可以大幅度减少访问高速缓冲存储器的次数,提高吞吐量并降低微处理器的消耗电能。

公开(公告)号：CN100552818C

公开(公告)日：2009-10-21

申请号：CN200310123704.X

申请日：2003-12-16

Applicant: 松下电器产业株式会社

Inventor： 金原旭成 ,  奥山博昭

IPC: G11C11/417 ,  H01L27/11

CPC classification number: G11C11/419

Abstract: 一种半导体存储器，经激活用晶体管(MN5A、MN5B)分别将连接到各对位线(BITO、NBITO)、(BIT1、NBIT1)上的同一列的存储单元(1A～1B、1C～1D)的驱动用晶体管(MN3A、MN4A～MN3B、MN4B)、(MN3C、MN4C～MN3D、MN4D)的源极公共地连接到低电压电源(VSS)上。在写入数据时，使连接到选择位线对(例如BITO、NBITO)上的同一列的存储单元(1A～1B)的激活用晶体管(MN5A)为非导通，使该同一列的存储单元(1A～1B)的驱动用晶体管的源极成为浮置状态。从而能良好地保持非选择存储单元的数据，且即使是低电源电压也可只对一个选择存储单元写入数据。

公开(公告)号：CN1212619C

公开(公告)日：2005-07-27

申请号：CN98102321.5

申请日：1998-06-02

Applicant: 松下电器产业株式会社

Inventor： 奥山博昭

IPC: G11C11/419 ,  G06F12/08

CPC classification number: G11C11/419 ,  G06F12/0804 ,  Y02D10/13

Abstract: 高速缓冲存储单元阵列内，至少设置有一行存储单元的特定存储单元行，并作为回写缓冲器。向上述特定存储单元行(回写缓冲器)退避时，由任意的字线选中高速缓冲存储单元阵列内的同一行存储单元，应退避所有的数据，通过位线对同时一次写入到上述特定存储单元行中。因此，由于无须通过数据总线，就可以写入到特定存储单元行中，所以可以大幅度减少访问高速缓冲存储器的次数，提高吞吐量并降低微处理器的消耗电能。

公开(公告)号：CN101206918A

公开(公告)日：2008-06-25

申请号：CN200710199397.1

申请日：2007-12-20

Applicant: 松下电器产业株式会社

Inventor： 石仓聪 ,  车田希总 ,  奥山博昭 ,  山上由展 ,  寺野登志夫

IPC: G11C11/413 ,  H01L27/11 ,  G11C7/18

Abstract: 具有保存存储数据的保存电路、和输出对应保存在保存电路中数据的信号的读出专用输出电路的多个存储单元的半导体记忆装置，上述读出专用输出电路，具有对应于保存在保存电路中的信号被控制的读出驱动晶体管，上述读出驱动晶体管的栅极长度，形成的比构成上述保存电路的晶体管的栅极长度长。还有，上述读出专用输出电路，具有由读出字选择电路控制的读出驱动晶体管，上述读出驱动晶体管的栅极长度，形成的比构成上述保存电路的晶体管的栅极长度长。

公开(公告)号：CN101206918B

公开(公告)日：2012-06-27

申请号：CN200710199397.1

申请日：2007-12-20

Applicant: 松下电器产业株式会社

Inventor： 石仓聪 ,  车田希总 ,  奥山博昭 ,  山上由展 ,  寺野登志夫

IPC: G11C11/413 ,  H01L27/11 ,  G11C7/18

Abstract: 具有保存存储数据的保存电路、和输出对应保存在保存电路中数据的信号的读出专用输出电路的多个存储单元的半导体记忆装置，上述读出专用输出电路，具有对应于保存在保存电路中的信号被控制的读出驱动晶体管，上述读出驱动晶体管的栅极长度，形成的比构成上述保存电路的晶体管的栅极长度长。还有，上述读出专用输出电路，具有由读出字选择电路控制的读出驱动晶体管，上述读出驱动晶体管的栅极长度，形成的比构成上述保存电路的晶体管的栅极长度长。

公开(公告)号：CN101169966A

公开(公告)日：2008-04-30

申请号：CN200710182049.3

申请日：2007-10-24

Applicant: 松下电器产业株式会社

Inventor： 辻村和树 ,  奥山博昭

IPC: G11C11/34

CPC classification number: H01L27/1104 ,  G11C5/063 ,  G11C11/412 ,  H01L27/11

Abstract: 本发明在必须固定晶体管间距而配置晶体管时，对照存储单元阵列来有效地配置外围控制电路的晶体管，从而减少多余的空间，抑制外围控制电路面积的增加。存储单元(1)的宽度实质上与构成外围控制电路(5)的晶体管(3)的晶体管间距的整数倍相等，因此构成SRAM时，对照存储单元阵列(4)，能够有效配置构成外围控制电路(5)的晶体管(3)，能够抑制整个半导体存储装置面积的增加。

公开(公告)号：CN1516196A

公开(公告)日：2004-07-28

申请号：CN200310123704.X

申请日：2003-12-16

Applicant: 松下电器产业株式会社

Inventor： 金原旭成 ,  奥山博昭

IPC: G11C11/417 ,  H01L27/11

CPC classification number: G11C11/419

Abstract: 一种半导体存储器，经激活用晶体管(MN5A、MN5B)分别将连接到各对位线(BITO、NBITO)、(BIT1、NBIT1)上的同一列的存储单元(1A～1B、1C～1D)的驱动用晶体管(MN3A、MN4A～MN3B、MN4B)、(MN3C、MN4C～MN3D、MN4D)的源极公共地连接到低电压电源(VSS)上。在写入数据时，使连接到选择位线对(例如BITO、NBITO)上的同一列的存储单元(1A～1B)的激活用晶体管(MN5A)为非导通，使该同一列的存储单元(1A～1B)的驱动用晶体管的源极成为浮置状态。从而能良好地保持非选择存储单元的数据，且即使是低电源电压也可只对一个选择存储单元写入数据。