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公开(公告)号：CN104272387A
公开(公告)日：2015-01-07
申请号：CN201380022533.3
申请日：2013-05-24
Applicant: 日东电工株式会社
Inventor： 亚历克斯·安立奎·卡亚班 , 马丁·约翰·麦卡斯林 , 川户幸将
CPC classification number: H05K1/028 , G11B5/4846 , H05K1/0216 , H05K1/0271 , H05K2201/055
Abstract: 提供一种单层动态环路。单层动态环路包括在单层动态环路上被狭缝划分的成组的线路，其中，成组的线路被划分为第一区域和第二区域；并且其中单层动态环路沿着所述狭缝被折叠，以使所述第一区域的至少一部分相对于所述第二区域移动。
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公开(公告)号：CN101667428B
公开(公告)日：2013-07-10
申请号：CN200910167295.0
申请日：2009-09-02
Applicant: 日东电工株式会社
Inventor： 文逸何 , 田中壮宗 , 井上真弥 , 马丁·约翰·麦卡斯林
CPC classification number: H05K1/0271 , G11B5/486 , H05K1/0237 , H05K1/028 , H05K1/167 , H05K3/244 , H05K2201/0352 , H05K2201/09236 , H05K2201/09672 , Y10T29/49124
Abstract: 本发明提供一种配线电路基板及其制造方法。在悬挂主体部上形成有第一绝缘层。在第一绝缘层上形成有写入用配线图案。以覆盖写入用配线图案的方式在第一绝缘层上形成有第二绝缘层。在第二绝缘层上形成写入用配线图案和读取用配线图案。写入用配线图案被配置在写入用配线图案的上方。写入用配线图案包含导体层和加强用合金层。以覆盖导体层的上表面和侧面的方式依次形成有加强用合金层。
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Patent Agency Ranking
公开(公告)号：CN103890846A
公开(公告)日：2014-06-25
申请号：CN201280051680.9
申请日：2012-10-26
Applicant: 日东电工株式会社
Inventor： 马丁·约翰·麦卡斯林 , 亚历克斯·安立奎·卡亚班
CPC classification number: G11B5/486 , G11B5/4833 , G11B5/4846 , G11B5/4853 , G11B5/4873
Abstract: 一种扩展电路集成悬架（ECIS）设计及其制造，允许电路元件被布置在负载梁的柔性电路所在侧的相反侧。扩展电路集成悬架（ECIS）可以包括：负载梁；柔性电路，其包括多个线路；以及连接部，其将负载梁横向地连接到柔性电路。负载梁、柔性电路和连接部形成为来自单个面板的单个组成部件，并且以连接部被折叠成将柔性电路载置到负载梁的第一侧的方式对连接部取向。对于扩展电路的用途的应用有很多，作为示例图示了半并置式微型致动器（SCLMA）。
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公开(公告)号：CN101656082A
公开(公告)日：2010-02-24
申请号：CN200910162385.0
申请日：2009-08-13
Applicant: 日东电工株式会社
Inventor： 马丁·约翰·麦卡斯林 , 维斯特·萨维普隆斯利波恩 , 亚历克斯·安立奎·卡亚班 , 杰森·阿奎德·戈麦斯
IPC: G11B5/48
CPC classification number: G11B5/4833 , G11B5/4826 , G11B5/4853
Abstract: 一种硬盘驱动器悬架走线电路。本发明公开了用于减少HDD悬架电路中的残余应力或更具体为残余塑性应变的大小的各种技术。使用悬架电路的各种走线结构以及应力抑制件来实现电路中的残余应力的减小。
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公开(公告)号：CN104272387B
公开(公告)日：2016-11-02
申请号：CN201380022533.3
申请日：2013-05-24
Applicant: 日东电工株式会社
Inventor： 亚历克斯·安立奎·卡亚班 , 马丁·约翰·麦卡斯林 , 川户幸将
CPC classification number: H05K1/028 , G11B5/4846 , H05K1/0216 , H05K1/0271 , H05K2201/055
Abstract: 提供一种单层动态环路。单层动态环路包括在单层动态环路上被狭缝划分的成组的线路，其中，成组的线路被划分为第一区域和第二区域；并且其中单层动态环路沿着所述狭缝被折叠，以使所述第一区域的至少一部分相对于所述第二区域移动。
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公开(公告)号：CN101656082B
公开(公告)日：2013-08-14
申请号：CN200910162385.0
申请日：2009-08-13
Applicant: 日东电工株式会社
Inventor： 马丁·约翰·麦卡斯林 , 维斯特·萨维普隆斯利波恩 , 亚历克斯·安立奎·卡亚班 , 杰森·阿奎德·戈麦斯
IPC: G11B5/48
CPC classification number: G11B5/4833 , G11B5/4826 , G11B5/4853
Abstract: 一种硬盘驱动器悬架走线电路。本发明公开了用于减少HDD悬架电路中的残余应力或更具体为残余塑性应变的大小的各种技术。使用悬架电路的各种走线结构以及应力抑制件来实现电路中的残余应力的减小。
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公开(公告)号：CN101667428A
公开(公告)日：2010-03-10
申请号：CN200910167295.0
申请日：2009-09-02
Applicant: 日东电工株式会社
Inventor： 文逸何 , 田中壮宗 , 井上真弥 , 马丁·约翰·麦卡斯林
CPC classification number: H05K1/0271 , G11B5/486 , H05K1/0237 , H05K1/028 , H05K1/167 , H05K3/244 , H05K2201/0352 , H05K2201/09236 , H05K2201/09672 , Y10T29/49124
Abstract: 本发明提供一种配线电路基板及其制造方法。在悬挂主体部上形成有第一绝缘层。在第一绝缘层上形成有写入用配线图案。以覆盖写入用配线图案的方式在第一绝缘层上形成有第二绝缘层。在第二绝缘层上形成写入用配线图案和读取用配线图案。写入用配线图案被配置在写入用配线图案的上方。写入用配线图案包含导体层和加强用合金层。以覆盖导体层的上表面和侧面的方式依次形成有加强用合金层。
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