公开(公告)号：CN101667428A

公开(公告)日：2010-03-10

申请号：CN200910167295.0

申请日：2009-09-02

Applicant: 日东电工株式会社

Inventor： 文逸何 ,  田中壮宗 ,  井上真弥 ,  马丁·约翰·麦卡斯林

IPC: G11B5/48 ,  H05K3/00

CPC classification number: H05K1/0271 ,  G11B5/486 ,  H05K1/0237 ,  H05K1/028 ,  H05K1/167 ,  H05K3/244 ,  H05K2201/0352 ,  H05K2201/09236 ,  H05K2201/09672 ,  Y10T29/49124

Abstract: 本发明提供一种配线电路基板及其制造方法。在悬挂主体部上形成有第一绝缘层。在第一绝缘层上形成有写入用配线图案。以覆盖写入用配线图案的方式在第一绝缘层上形成有第二绝缘层。在第二绝缘层上形成写入用配线图案和读取用配线图案。写入用配线图案被配置在写入用配线图案的上方。写入用配线图案包含导体层和加强用合金层。以覆盖导体层的上表面和侧面的方式依次形成有加强用合金层。

公开(公告)号：CN101667428B

公开(公告)日：2013-07-10

申请号：CN200910167295.0

申请日：2009-09-02

Applicant: 日东电工株式会社

Inventor： 文逸何 ,  田中壮宗 ,  井上真弥 ,  马丁·约翰·麦卡斯林

IPC: G11B5/48 ,  H05K3/00

CPC classification number: H05K1/0271 ,  G11B5/486 ,  H05K1/0237 ,  H05K1/028 ,  H05K1/167 ,  H05K3/244 ,  H05K2201/0352 ,  H05K2201/09236 ,  H05K2201/09672 ,  Y10T29/49124

Abstract: 本发明提供一种配线电路基板及其制造方法。在悬挂主体部上形成有第一绝缘层。在第一绝缘层上形成有写入用配线图案。以覆盖写入用配线图案的方式在第一绝缘层上形成有第二绝缘层。在第二绝缘层上形成写入用配线图案和读取用配线图案。写入用配线图案被配置在写入用配线图案的上方。写入用配线图案包含导体层和加强用合金层。以覆盖导体层的上表面和侧面的方式依次形成有加强用合金层。