一种芯粒延迟故障测试电路及方法

    公开(公告)号:CN118409191A

    公开(公告)日:2024-07-30

    申请号:CN202410581057.9

    申请日:2024-05-11

    Abstract: 本发明公开一种芯粒延迟故障测试电路及方法,属于测量、测试的技术领域。该电路包含绑定在芯粒每个输出引脚的数字转换输入单元C、绑定在输入引脚的时间数字转换输出单元、初始化模块和芯粒测试访问控制电路。所有数字转换单元串联形成TDC链,将待测TSV传播延时分割成连续小的时间间隔在TDC链上传播并转换为数字信号,观测是否存在延迟故障;芯粒测试访问控制电路控制测试路径的配置、测试模式的选择以及TDC链的移位、更新、捕获操作。本发明针对芯粒延迟故障测试需求,提出一种高精度的测试电路,该测试电路无需增加额外的测试端口且测试精度突破了门级延迟的限制。

    一种RRAM的故障测试方法
    2.
    发明公开

    公开(公告)号:CN118098334A

    公开(公告)日:2024-05-28

    申请号:CN202410505070.6

    申请日:2024-04-25

    Abstract: 本发明属于集成电路领域,公开了一种RRAM的故障测试方法,对所有常规存储器的故障模型以及RRAM特有故障模型的故障原语进行分析,得到能够检测故障模型的测试序列;使用得到的测试序列在March‑C‑,March C*‑1T1R等算法基础上推导出能覆盖大部分常规存储器故障以及RRAM特有故障的March‑RAWR算法;以March‑RAWR算法为核心,构建一个适用于RRAM存储器的内建自测试MBIST电路;对RRAM存储器注入故障,并运行MBIST电路进行故障测试,记录故障单元地址。该方法提出的March RAWR算法故障覆盖率高达89.92%。该方法搭建的内建自测试电路结构简单,额外占用面积小。

    一种可控的Chiplet串行测试电路

    公开(公告)号:CN114578217B

    公开(公告)日:2022-08-09

    申请号:CN202210485039.1

    申请日:2022-05-06

    Abstract: 本发明公开一种可控的Chiplet串行测试电路,属于半导体器件在制造或处理过程中的测试或测量的技术领域。该测试电路包括主控测试模块、从控测试模块、时钟控制模块、输出模块,主控测试模块由测试访问端口模块、段插入位模块、测试数据寄存器模块组成,通过主控测试模块生成测试控制信号,从控测试模块接收到测试控制信号后分别控制从控芯粒的测试输入信号。同时,测试控制信号输入至时钟控制模块,得到从控芯粒的时钟信号。测试输出模块的输出信号由测试控制信号确定。该测试电路利用外部测试端口直接控制多芯粒集成电路的内部测试信号,实现对芯粒测试选择以及最终测试输出,保证各芯粒测试的有效性及独立性。

    一种可控的Chiplet串行测试电路

    公开(公告)号:CN114578217A

    公开(公告)日:2022-06-03

    申请号:CN202210485039.1

    申请日:2022-05-06

    Abstract: 本发明公开一种可控的Chiplet串行测试电路,属于半导体器件在制造或处理过程中的测试或测量的技术领域。该测试电路包括主控测试模块、从控测试模块、时钟控制模块、输出模块,主控测试模块由测试访问端口模块、段插入位模块、测试数据寄存器模块组成,通过主控测试模块生成测试控制信号,从控测试模块接收到测试控制信号后分别控制从控芯粒的测试输入信号。同时,测试控制信号输入至时钟控制模块,得到从控芯粒的时钟信号。测试输出模块的输出信号由测试控制信号确定。该测试电路利用外部测试端口直接控制多芯粒集成电路的内部测试信号,实现对芯粒测试选择以及最终测试输出,保证各芯粒测试的有效性及独立性。

    一种芯粒间TSV测试电路及测试方法

    公开(公告)号:CN117517932B

    公开(公告)日:2024-03-12

    申请号:CN202311844340.8

    申请日:2023-12-29

    Abstract: 本发明属于超大规模集成电路可测性设计领域,公开了一种芯粒间TSV测试电路及测试方法,通过芯粒测试配置电路配置测试路径、测试指令和读写数据寄存器;通过读写数据寄存器组接收测试向量和捕获测试响应;通过TSV阵列测试控制电路控制TSV测试的初始化、测试、捕获操作;通过地址解码电路选择TSV阵列中的待测行;通过测试向量生成电路生成测试TSV所需的测试向量;通过比较电路判断测试TSV是否存在故障;通过TSV接收阵列和TSV发送阵列控制测试向量在TSV上的发送与测试响应的接收。本发明所提出的测试电路满足芯粒间TSV的测试需求,减少了硬件面积的占用,测试过程高度自动化,芯粒测试成本下降。

    一种叠层芯片热性能优化方法

    公开(公告)号:CN110414158A

    公开(公告)日:2019-11-05

    申请号:CN201910705941.8

    申请日:2019-07-31

    Abstract: 本发明提供一种叠层芯片热性能优化方法,所述优化方法步骤为步骤一:根据芯片各个组件的初始尺寸和相应的材料仿真获得芯片的初始结温值;步骤二:选取影响结温的七种因素,并确定合适的正交表;步骤三:采用正交表的极差分析得到影响趋势图,观察图中各个因素在不同取值情况下的变化范围从而得到影响结温的主要因素以及各个因素的最优值;步骤四:将各个因素的最优值组合后仿真获得最优结温,将最优结温与之前的初始结温作比较,发现结温有明显下降,芯片热性能得到优化。采用所述优化方法后,最终结温的优化值比初始结温值降低8.38%。

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