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公开(公告)号：CN114115803B
公开(公告)日：2022-05-03
申请号：CN202210076195.2
申请日：2022-01-24
Applicant: 南京航空航天大学
IPC: G06F7/523
Abstract: 本发明公开了一种基于部分积概率分析的近似浮点乘法器，包括符号位异或模块、尾数近似乘法模块、规格化模块、舍入模块、指数相加模块、指数调整模块、特殊情况处理模块和结果输出模块；尾数近似乘法模块包括截断和补偿单元、低位或门压缩单元、近似4‑2压缩器和精确压缩器；尾数近似乘法模块对低权重位进行截断并在位数最高的低权重位进行补偿处理，对补偿位和第一中间权重位的每两个部分积使用或门压缩为一位，对第二中间权重位的每四个部分积进行近似压缩；对高权重位进行精确压缩。本发明能够有效简化压缩器结构且产生尽可能少的错误，调整输入顺序不会产生额外错误，在降低压缩结构复杂度的同时，保证了乘法器的精度。
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公开(公告)号：CN112597549A
公开(公告)日：2021-04-02
申请号：CN202011578424.8
申请日：2020-12-28
Applicant: 南京航空航天大学
Abstract: 本发明公开了一种基于静态随机存取存储器的动态物理不可克隆函数电路，包括动态物理不可克隆函数电路单元阵列、预充电路、译码器、使能模块、读写电路，动态物理不可克隆函数电路单元阵列包括m行n列动态物理不可克隆函数电路单元；所述动态物理不可克隆函数电路单元包括6管静态随机存取存储器和6个功能开关，电路通过亚阈值电流放电的方式提取NMOS管的随机失配，从而生成唯一的响应。通过亚阈值放电的方式，提高了电路的性能。同时，可动态调节的电路单元不仅可以调节为物理不可克隆函数电路响应的生成，也可以调节为可以数据缓存的静态随机存取存储器，从而极大的提升了资源利用率，降低了单位成本。
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公开(公告)号：CN114115803A
公开(公告)日：2022-03-01
申请号：CN202210076195.2
申请日：2022-01-24
Applicant: 南京航空航天大学
IPC: G06F7/523
Abstract: 本发明公开了一种基于部分积概率分析的近似浮点乘法器，包括符号位异或模块、尾数近似乘法模块、规格化模块、舍入模块、指数相加模块、指数调整模块、特殊情况处理模块和结果输出模块；尾数近似乘法模块包括截断和补偿单元、低位或门压缩单元、近似4‑2压缩器和精确压缩器；尾数近似乘法模块对低权重位进行截断并在位数最高的低权重位进行补偿处理，对补偿位和第一中间权重位的每两个部分积使用或门压缩为一位，对第二中间权重位的每四个部分积进行近似压缩；对高权重位进行精确压缩。本发明能够有效简化压缩器结构且产生尽可能少的错误，调整输入顺序不会产生额外错误，在降低压缩结构复杂度的同时，保证了乘法器的精度。
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公开(公告)号：CN113014263A
公开(公告)日：2021-06-22
申请号：CN202110257650.4
申请日：2021-03-09
Applicant: 南京航空航天大学
IPC: H03M1/46
Abstract: 本发明公开了一种逐次逼近型ADC的电容阵列和开关逻辑电路，包括两组DAC阵列、三个比较器和SAR逻辑电路；DAC阵列采用下极板采样方式，每一步量化开始前将电容的下极板与输入信号连接进行采样，同时电容上极板连接比较器输入端并短接到共模电压VCM；在采样完成时断开上极板与共模电压VCM的连接，并且断开下极板与输入信号的连接，将下极板连接到预设的固定电压上，以进行第一步的2位数据量化；再由SAR逻辑输出信号控制这一步的电容下极板电压产生下一步量化的阈值。本发明能够消除传统2b/cycle结构甚至更高位结构中，为了产生不同阈值而需要在每次比较器工作前插入一段时间作为预充电相的问题，同时可以实现简易的开关控制逻辑。
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公开(公告)号：CN119892115A
公开(公告)日：2025-04-25
申请号：CN202411662815.6
申请日：2024-11-20
IPC: H03M13/13 , H03K19/003 , H03K19/20
Abstract: 本发明提供了一种低复杂度抗辐照TBEC编译码器电路，该TBEC编译码器针对传统线性分组码编译码器进行低复杂度优化，根据编码和译码过程中部分异或逻辑运算电路相同的特点，提出了一种由使能信号控制的TBEC编译码器复用方法，在确保纠错功能的条件下有效降低了TBEC编译码器的电路面积和资源消耗。经验证，该编译码器复用的方法可以拓展至其余不同类型的线性分组码中。
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Patent Agency Ranking
公开(公告)号：CN119763628A
公开(公告)日：2025-04-04
申请号：CN202411662816.0
申请日：2024-11-20
IPC: G11C11/417 , G11C11/412 , G11C11/419
Abstract: 本发明提供了一种基于三冗余反馈的高可靠性21T抗辐照SRAM单元电路及设备，SRAM单元包含十二个NMOS晶体管N1～N12和九个PMOS晶体管P1～P9；N7‑N12的栅极连接字线WL，均由WL控制；P4～P9作为上拉晶体管，N1‑N6作为下拉晶体管，P1～P3作为锁存控制管，其连接方式相互锁存并构建反馈回路；六个存储节点S0～S5与通过传输管N7～N12分别于位线BL和BLB连接。本发明的抗辐照SRAM单元在写入的过程中，通过三对传输管同时传输数据，提高写稳定性并降低写延迟，同时构建相互反馈的冗余节点对，具有完全抗单节点翻转与双节点翻转的能力，并对部分三节点翻转具有容错能力。
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公开(公告)号：CN116155273A
公开(公告)日：2023-05-23
申请号：CN202310402822.1
申请日：2023-04-17
Applicant: 南京航空航天大学
Abstract: 本发明提供了一种基于频率电压转换的注入锁定锁频环路及方法，所述锁频环路包括分频器、频率电压转换器、动态比较器、D触发器、异或门和电荷泵等组件，本发明通过频率电压转换器将输入信号的频率信息转换为电压信息，通过动态比较器和D触发器识别压控振荡器输出信号与参考信号的误差，通过对动态比较器和D触发器时钟信号脉冲宽度的调节，控制锁频环路电压检测死区的范围等操作，可快速的将压控振荡器输出信号的频率锁定到参考信号频率的N倍附近。本发明锁频环路的结构相对简单，锁频方法易于实施，且功耗较低，在不影响注入锁定功能的基础上，让压控振荡器输出信号频率误差大幅减小，从而为注入锁定功能的可靠实现提供了必要条件。
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公开(公告)号：CN115642922A
公开(公告)日：2023-01-24
申请号：CN202211244085.9
申请日：2022-10-12
Applicant: 南京航空航天大学
Abstract: 本发明公开了一种基于近似计算的极化码译码器处理单元，包括异或单元确定f节点输出的符号位；加减法器执行输入数据数值位的加法和减法运算，产生临时数据；补码器对执行减法运算的临时数据求补；比较器比较输入数据的数值位并输出较小值作为f节点的数值位；与门单元和非门单元产生第一控制信号，输出到第一选择器；与非门单元确定g节点输出的符号位；第一选择器，根据第一控制信号对临时数据进行选择确定g节点输出的数值位；第二选择器，根据选择信号fg对f和g节点的输出进行选择，得到最终结果。减少了译码器的延迟和面积，减少了硬件功耗，可以有效降低译码复杂度。
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公开(公告)号：CN118519606A
公开(公告)日：2024-08-20
申请号：CN202310127744.9
申请日：2023-02-17
Applicant: 南京航空航天大学
IPC: G06F7/485
Abstract: 本发明提供一种基于操作数截断的近似浮点加法器，包括预处理模块，用于进行浮点数据的大小比较、数据交换、计算指数差值以及移位对阶操作；近似尾数加法模块，用于将浮点尾数进行近似相加；近似前导1检测模块，用于近似检测尾数相加结果的前导1的位置；规格化模块，用于进行尾数相加结果的符号位判断和尾数规格化处理；指数调整模块，用于对规格化后结果的指数进行修正处理；判零修正电路模块，用于修正近似导致的判零错误。本发明有效降低电路功耗面积和缩短关键路径延时，在尾数加法输出结果的截断处补偿常数值1，在不消耗任何额外资源的情况下最大程度的实现了误差补偿，避免较大误差的出现，能够实现高精度低功耗的近似浮点加法器。
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公开(公告)号：CN113014263B
公开(公告)日：2024-03-22
申请号：CN202110257650.4
申请日：2021-03-09
Applicant: 南京航空航天大学
IPC: H03M1/46
Abstract: 本发明公开了一种逐次逼近型ADC的电容阵列和开关逻辑电路，包括两组DAC阵列、三个比较器和SAR逻辑电路；DAC阵列采用下极板采样方式，每一步量化开始前将电容的下极板与输入信号连接进行采样，同时电容上极板连接比较器输入端并短接到共模电压VCM；在采样完成时断开上极板与共模电压VCM的连接，并且断开下极板与输入信号的连接，将下极板连接到预设的固定电压上，以进行第一步的2位数据量化；再由SAR逻辑输出信号控制这一步的电容下极板电压产生下一步量化的阈值。本发明能够消除传统2b/cycle结构甚至更高位结构中，为了产生不同阈值而需要在每次比较器工作前插入一段时间作为预充电相的问题，同时可以实现简易的开关控制逻辑。
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