-
公开(公告)号：CN108805266A
公开(公告)日：2018-11-13
申请号：CN201810497967.3
申请日：2018-05-21
Applicant: 南京大学
IPC: G06N3/04
CPC classification number: G06N3/0454
Abstract: 本发明提供了一种可重构CNN高并发卷积加速器，包括：权重地址生成单元，生成卷积核数据在缓存中的地址；结果地址生成单元，生成结果数据在缓存中的地址；可重构计算单元，可将计算阵列重构为两种不同粒度的乘累加树电路；特征图地址生成单元，生成特征图数据在缓存中的地址；主控制器，生成与地址同步的累加器清零信号，选通可重构计算单元中对应的电路，产生整个运算结束的中断信号；存储交换单元，将有效的特征图读地址、权重读地址转换为对存储单元的读操作，将有效的结果写地址和数据转换为对存储单元的写操作。有益效果：简化控制部分，极大地提高多通道二维卷积运算并行度和对存储访问的效率，减少占用的资源。
-
Patent Agency Ranking
公开(公告)号：CN108805266B
公开(公告)日：2021-10-26
申请号：CN201810497967.3
申请日：2018-05-21
Applicant: 南京大学
IPC: G06N3/04
Abstract: 本发明提供了一种可重构CNN高并发卷积加速器，包括：权重地址生成单元，生成卷积核数据在缓存中的地址；结果地址生成单元，生成结果数据在缓存中的地址；可重构计算单元，可将计算阵列重构为两种不同粒度的乘累加树电路；特征图地址生成单元，生成特征图数据在缓存中的地址；主控制器，生成与地址同步的累加器清零信号，选通可重构计算单元中对应的电路，产生整个运算结束的中断信号；存储交换单元，将有效的特征图读地址、权重读地址转换为对存储单元的读操作，将有效的结果写地址和数据转换为对存储单元的写操作。有益效果：简化控制部分，极大地提高多通道二维卷积运算并行度和对存储访问的效率，减少占用的资源。
-
公开(公告)号：CN107193784B
公开(公告)日：2020-11-20
申请号：CN201710351440.5
申请日：2017-05-17
Applicant: 南京大学
IPC: G06F17/17
Abstract: 本发明提供了一种高精度低硬件复杂度的sinc插值实现方法，包括：将采样点数据和待插值点数据存储于RAM的不同bank中，根据待插值点数据的整数部分从RAM中取出采样点数据，并且和待插值点数据的小数部分一起，分成两部分输入计算单元中，分别进行通分除法计算和SIN计算，最后通过延时模块后相乘得到结果数据，全过程采用流水线设计。本发明支持多种插值核长度，支持浮点复数计算，通过卷积核现场计算的方式，在保证了计算效率的同时，提高了计算精度，降低了硬件资源的开销。
-
公开(公告)号：CN108710943B
公开(公告)日：2021-11-16
申请号：CN201810488050.7
申请日：2018-05-21
Applicant: 南京大学
IPC: G06N3/063
Abstract: 本发明的多层前馈神经网络并行加速器，包括：主控制模块，控制整个计算流程；系数地址生成模块，生成系数的地址，将所述系数的地址输出；并接收存储控制模块的系数数据，将系数数据拆分后输出；操作数地址生成模块，生成操作数的存储地址并输出；接收存储控制模块的操作数数据，将数据拆分后并输出；前馈网络计算模块，接收拆分后的系数数据与操作数数据，包含若干路并行计算的计算单元；神经元地址生成模块，接收前馈网络计算模块计算得到的神经元数据，生成神经元的存储地址和神经元数据，并将所述神经元的存储地址和神经元数据输出。有益效果：可扩展性好，并行度可调，加速比高；支持流水操作，资源消耗少。
-
公开(公告)号：CN108710943A
公开(公告)日：2018-10-26
申请号：CN201810488050.7
申请日：2018-05-21
Applicant: 南京大学
IPC: G06N3/063
CPC classification number: G06N3/063
Abstract: 本发明的多层前馈神经网络并行加速器，包括：主控制模块，控制整个计算流程；系数地址生成模块，生成系数的地址，将所述系数的地址输出；并接收存储控制模块的系数数据，将系数数据拆分后输出；操作数地址生成模块，生成操作数的存储地址并输出；接收存储控制模块的操作数数据，将数据拆分后并输出；前馈网络计算模块，接收拆分后的系数数据与操作数数据，包含若干路并行计算的计算单元；神经元地址生成模块，接收前馈网络计算模块计算得到的神经元数据，生成神经元的存储地址和神经元数据，并将所述神经元的存储地址和神经元数据输出。有益效果：可扩展性好，并行度可调，加速比高；支持流水操作，资源消耗少。
-
公开(公告)号：CN107193784A
公开(公告)日：2017-09-22
申请号：CN201710351440.5
申请日：2017-05-17
Applicant: 南京大学
IPC: G06F17/17
Abstract: 本发明提供了一种高精度低硬件复杂度的sinc插值实现方法，包括：将采样点数据和待插值点数据存储于RAM的不同bank中，根据待插值点数据的整数部分从RAM中取出采样点数据，并且和待插值点数据的小数部分一起，分成两部分输入计算单元中，分别进行通分除法计算和SIN计算，最后通过延时模块后相乘得到结果数据，全过程采用流水线设计。本发明支持多种插值核长度，支持浮点复数计算，通过卷积核现场计算的方式，在保证了计算效率的同时，提高了计算精度，降低了硬件资源的开销。
-
-
-
-
-
Search Results
6
records
(took 0.013 seconds)
