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公开(公告)号：CN116456093B
公开(公告)日：2024-02-09
申请号：CN202310364151.4
申请日：2023-03-31
Applicant: 之江实验室
IPC: H04N19/149
Abstract: 本发明公开了一种基于Zynq的图像帧率可控模拟器和方法，所述模拟器包括存储器、Zynq芯片和内存；所述Zynq芯片包括PS和PL；所述存储器，用来为PS提供图像数据；所述PS，用来读取存储器中的图像数据，并将所述图像数据存储在内存中；所述PL，用来控制图像的帧率，根据所需帧率，将内存中的数据进行读取以及输出。本发明采用zynq芯片，zynq芯片内部集成了cpu和FPGA，减少片外互联之间的链路不稳定性，更具有可靠性，更加小型化，轻量化，便于携带，降低开发难度，增加了扩展数据库的功能。
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公开(公告)号：CN116863936A
公开(公告)日：2023-10-10
申请号：CN202311130282.2
申请日：2023-09-04
Applicant: 之江实验室
Abstract: 本发明公开了一种基于FeFET存算一体阵列的语音识别方法，所述方法包括：获取并预处理待识别的语音信号，得到第一矩阵；对预先训练好的语音识别网络进行拆分，将拆分后的语音识别网络部署在FeFET阵列上；将第一矩阵输入至FeFET阵列，得到第一结果；利用FeFET阵列基于归一化指数函数对第一结果进行处理，得到第二结果；根据第二结果判断语音信号对应的识别类型结果。本发明方法利用FeFET存算一体阵列同时具备存储和计算功能的特性，语音识别网络中的部分卷积运算拆分部署在阵列上，提高了运算速度，降低了运算所需的功耗，节省了硬件资源开销，并具有较好语音识别效果。
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公开(公告)号：CN116489361B
公开(公告)日：2023-09-26
申请号：CN202310744995.1
申请日：2023-06-25
Applicant: 之江实验室
IPC: H04N19/146 , H04N19/70
Abstract: 本发明公开了一种基于FPGA的JPEG编码码流控制方法和装置，该方法基于FPGA实现JPEG图像编码，同时根据编码码流大小和输出带宽大小，通过调节编码参数实时调节JPEG编码器输出码流；首先确定输入图像分辨率、帧率、输入模式、量化位宽、压缩质量系数、编码输出模式、输出带宽限制、优化策略和优化模式；然后在配置参数发生改变时，根据输入参数对图像进行优化；再对输入图像进行JPEG编码压缩；最后根据输出带宽限制和编码压缩后图像的编码大小调节优化系数。本发明采用流水线设计，处理延迟低，适配灰度图和彩色图，根据输出带宽实时调节编码器，在保证图像大小满足带宽的前提下，保证编码质量，提高了输出带宽的利用率。
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公开(公告)号：CN115964333B
公开(公告)日：2023-06-09
申请号：CN202310259598.5
申请日：2023-03-17
Applicant: 之江实验室
Abstract: 本发明公开了一种基于FPGA主控的多芯片神经网络算法的通信方法，通过对原始数据帧、状态帧、分层数据帧、分层权重帧、计算结果帧、分层数据请求帧、分层权重请求帧、计算结果请求帧、运行状态请求帧的设计，再根据发送及接收过程的调度，完成基于神经网络算法的图片处理。本发明保证了基于神经网络算法多层数据结构、多种数据类型的通信，并准确调度多芯片系统中主控及各芯片所需数据的发送、接收，以及发出数据请求命令；在接收、发送及芯片运行状态及发生的错误及错误类型进行反馈方面扮演了非常积极的角色。
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公开(公告)号：CN115964333A
公开(公告)日：2023-04-14
申请号：CN202310259598.5
申请日：2023-03-17
Applicant: 之江实验室
Abstract: 本发明公开了一种基于FPGA主控的多芯片神经网络算法的通信方法，通过对原始数据帧、状态帧、分层数据帧、分层权重帧、计算结果帧、分层数据请求帧、分层权重请求帧、计算结果请求帧、运行状态请求帧的设计，再根据发送及接收过程的调度，完成基于神经网络算法的图片处理。本发明保证了基于神经网络算法多层数据结构、多种数据类型的通信，并准确调度多芯片系统中主控及各芯片所需数据的发送、接收，以及发出数据请求命令；在接收、发送及芯片运行状态及发生的错误及错误类型进行反馈方面扮演了非常积极的角色。
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Patent Agency Ranking
公开(公告)号：CN117037871A
公开(公告)日：2023-11-10
申请号：CN202311298426.5
申请日：2023-10-09
Applicant: 之江实验室
IPC: G11C11/22
Abstract: 本申请涉及一种存内计算结果的读出电路、读出方法及存储器，该电路包括依次连接的钳位电路、电流镜电路、放大电路以及模数转换电路，钳位电路、电流镜电路与铁电存储阵列的位线连接，模数转换电路与控制器连接；钳位电路用于将位线的电压锁定为预设电压；电流镜电路用于基于预设电压对位线的电流进行采样，并转换为对应的采样电压；放大电路用于放大采样电压；模数转换电路用于将放大处理后的采样电压进行模数转换，得到转换电压并发送至控制器，控制器基于转换电压得到对应的存内计算结果，解决了相关技术中存在的通过读取铁电存储阵列的源线电流得到存内计算结果准确度较低的问题。
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公开(公告)号：CN116680510A
公开(公告)日：2023-09-01
申请号：CN202310519879.X
申请日：2023-05-10
Applicant: 之江实验室
IPC: G06F17/16
Abstract: 本发明公开了一种基于FPGA的对称矩阵脉动阵列LDL分解器，该分解器通过以下方法获取：首先基于LDL分解的基本分解公式进行分解，以获取对角矩阵对应的对角向量D、下三角矩阵L和三个中间变量；然后将脉动阵列设计成三维阵列的形式，输入对称矩阵，以获取脉动阵列运行时的顺序结构；再对脉动阵列中的所有节点进行模块化设计，以获取基础模块，其中边界节点的输入单独设计；最后按照脉动阵列运行时的顺序结构对基础模块进行调用与连接，以构建LDL分解器。本发明通过五种基础模块实现一个可扩展的LDL分解器，能够逐列以并行流水线形式完成对称矩阵的连续输入输出，同时可以根据使用要求修改对称矩阵的尺寸以适用不同的应用环境。
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公开(公告)号：CN116456093A
公开(公告)日：2023-07-18
申请号：CN202310364151.4
申请日：2023-03-31
Applicant: 之江实验室
IPC: H04N19/149
Abstract: 本发明公开了一种基于Zynq的图像帧率可控模拟器和方法，所述模拟器包括存储器、Zynq芯片和内存；所述Zynq芯片包括PS和PL；所述存储器，用来为PS提供图像数据；所述PS，用来读取存储器中的图像数据，并将所述图像数据存储在内存中；所述PL，用来控制图像的帧率，根据所需帧率，将内存中的数据进行读取以及输出。本发明采用zynq芯片，zynq芯片内部集成了cpu和FPGA，减少片外互联之间的链路不稳定性，更具有可靠性，更加小型化，轻量化，便于携带，降低开发难度，增加了扩展数据库的功能。
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公开(公告)号：CN116170601A
公开(公告)日：2023-05-26
申请号：CN202310451246.X
申请日：2023-04-25
Applicant: 之江实验室
IPC: H04N19/423 , H04N19/436 , H04N19/176
Abstract: 本发明公开一种基于四列列向量分块奇异值分解的图像压缩方法，该方法中待压缩图像以矩阵形式输入，每四列图像元素为一组进行平均分块，一列图像元素对应一列列向量，对每一块内的四列列向量进行两两组合，并分别计算各种组合对应的二阶范数以及单位向量内积，根据单位列向量内积大小，决定最终组合方式以及数据源头交换规则；并执行单边雅克比旋转计算操作；与列向量输入数据源头交换规则相一致，单边雅克比计算更新的结果输出也按照相应规则写回并覆盖原有的列向量数据。本发明可实现矩阵奇异值分解的图像压缩过程低效计算行为减少、收敛速度加快以及并行计算效率提升。
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公开(公告)号：CN116863936B
公开(公告)日：2023-12-19
申请号：CN202311130282.2
申请日：2023-09-04
Applicant: 之江实验室
Abstract: 本发明公开了一种基于FeFET存算一体阵列的语音识别方法，所述方法包括：获取并预处理待识别的语音信号，得到第一矩阵；对预先训练好的语音识别网络进行拆分，将拆分后的语音识别网络部署在FeFET阵列上；将第一矩阵输入至FeFET阵列，得到第一结果；利用FeFET阵列基于归一化指数函数对第一结果进行处理，得到第二结果；根据第二结果判断语音信号对应的识别类型结果。本发明方法利用FeFET存算一体阵列同时具备存储和计算功能的特性，语音识别网络中的部分卷积运算拆分部署在阵列上，提高了运算速度，降低了运算所需的功耗，节省了硬件资源开销，并具有较好语音识别效果。
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