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公开(公告)号：CN116090531A
公开(公告)日：2023-05-09
申请号：CN202310072085.3
申请日：2023-01-13
Applicant: 中国科学院计算技术研究所
IPC: G06N3/067 , G06N3/0464
Abstract: 本发明提供了一种能对非极大值抑制处理加速的神经网络加速器，所述加速器包括非极大值抑制模块，其中，所述非极大值抑制模块包括：候选边框输入单元，其用于在每种预测类别下按类别置信度由高到低的顺序输入需要进行非极大值抑制处理的候选的边框；边框存储单元，其用于存储候选边框单元输入的首个边框以及新目标的边框；边框交并比运算单元，其用于进行交并比运算以得到交并比值；交并比对比单元，其用于将边框交并比运算单元获得的交并比值与预设的交并比阈值进行对比以确定当前输入的边框是否为新目标的边框；边框处理单元，其用于将新目标的边框作为满足预定要求的边框存入边框存储单元，并通知候选边框输入单元输入下一个候选的边框。
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公开(公告)号：CN109190756B
公开(公告)日：2022-02-18
申请号：CN201811048884.2
申请日：2018-09-10
Applicant: 中国科学院计算技术研究所
Abstract: 本发明提供了一种基于Winograd卷积的卷积运算单元和相应的神经网络处理器。该卷积运算单元包括乘法器、累加器和第一选通器，乘法器用于接收待进行矩阵相乘运算的元素或待进行矩阵点乘运算的元素，第一选通器用于接收来自于乘法器的输出值和待进行累加运算的元素，通过控制第一选通器将待进行累加运算的元素或者将所述乘法器的输出值传递至累加器能够使该卷积运算单元在多个工作模式之间进行切换。将本发明的卷积运算单元应用于神经网络处理器能够提高计算效率并降低运行功耗。
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公开(公告)号：CN112132272A
公开(公告)日：2020-12-25
申请号：CN202010999082.0
申请日：2020-09-22
Applicant: 中国科学院计算技术研究所
IPC: G06N3/063
Abstract: 本发明提供了一种神经网络的计算装置、处理器和电子设备，其中，计算装置包括：逻辑运算电路和通路选择模块；所述通路选择模块，用于根据接收的神经网络中的计算元素所占用的位宽控制所述逻辑运算电路包括的多个计算电路中的一个计算电路导通；所述逻辑运算电路，用于基于所述导通的计算电路对所述计算元素进行运算，获得所述计算元素对应的计算结果。通过根据计算元素占用的位宽不同，控制逻辑运算电路导通不同的计算电路，实现可对不同位宽的计算元素进行计算，应用到神经网络的计算中，可实现对二值神经网络和三值神经网络的计算，实现了对二值神经网络和三值神经网络的运算加速。
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公开(公告)号：CN108376283B
公开(公告)日：2020-11-03
申请号：CN201810015196.X
申请日：2018-01-08
Applicant: 中国科学院计算技术研究所
Abstract: 本发明提供了一种用于神经网络的池化装置和池化方法。该池化装置包括：池化运算单元，用于对输入的神经元进行池化运算；控制单元，用于基于所述池化运算单元的处理能力将池化范围内的神经元划分为多个批次并控制各批次的神经元依次输入至所述池化运算单元进行池化运算。本发明的池化装置和池化方法通过对池化范围内的神经元进行批次划分，能够提高神经网络的计算效率。
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公开(公告)号：CN108345934B
公开(公告)日：2020-11-03
申请号：CN201810038612.8
申请日：2018-01-16
Applicant: 中国科学院计算技术研究所
Abstract: 本发明提供一种用于神经网络处理器的激活装置及方法，以时分复用的方式减少硬件的闲置时间、并且以简单的结构实现硬件电路。所述激活装置，包括：至少一个激活运算单元、激活控制单元、输入接口、以及输出接口；其中，所述激活运算单元可同时处理的最大数据量小于等于一次性输入所述激活装置的待处理数据量；并且，所述激活控制单元与所述激活运算单元连接，用于根据所述一次性输入所述激活装置的待处理数据量与所述激活运算单元的处理能力之间的关系，控制所述激活运算单元对由所述输入接口从所述激活装置外部一次性接收到的待激活神经元进行分批激活处理，并由所述输出接口将激活处理的结果输出所述激活装置。
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Patent Agency Ranking
公开(公告)号：CN109190756A
公开(公告)日：2019-01-11
申请号：CN201811048884.2
申请日：2018-09-10
Applicant: 中国科学院计算技术研究所
Abstract: 本发明提供了一种基于Winograd卷积的卷积运算单元和相应的神经网络处理器。该卷积运算单元包括乘法器、累加器和第一选通器，乘法器用于接收待进行矩阵相乘运算的元素或待进行矩阵点乘运算的元素，第一选通器用于接收来自于乘法器的输出值和待进行累加运算的元素，通过控制第一选通器将待进行累加运算的元素或者将所述乘法器的输出值传递至累加器能够使该卷积运算单元在多个工作模式之间进行切换。将本发明的卷积运算单元应用于神经网络处理器能够提高计算效率并降低运行功耗。
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公开(公告)号：CN108376283A
公开(公告)日：2018-08-07
申请号：CN201810015196.X
申请日：2018-01-08
Applicant: 中国科学院计算技术研究所
Abstract: 本发明提供了一种用于神经网络的池化装置和池化方法。该池化装置包括：池化运算单元，用于对输入的神经元进行池化运算；控制单元，用于基于所述池化运算单元的处理能力将池化范围内的神经元划分为多个批次并控制各批次的神经元依次输入至所述池化运算单元进行池化运算。本发明的池化装置和池化方法通过对池化范围内的神经元进行批次划分，能够提高神经网络的计算效率。
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公开(公告)号：CN108345938A
公开(公告)日：2018-07-31
申请号：CN201810170612.3
申请日：2018-03-01
Applicant: 中国科学院计算技术研究所
IPC: G06N3/063
Abstract: 本发明提供一种神经网络处理器，以及采用所述神经网络处理器对神经网络的数据进行比特转换的方法。所述神经网络处理器中包括比特转换装置，该比特转换装置包括：输入接口、控制单元、数据转换单元、和输出接口；其中，所述控制单元用于产生针对所述数据转换单元的控制信号；所述输入接口用于接收原始数据；所述数据转换单元用于根据所述控制信号对所述原始数据进行比特转换，以将所述原始数据转换为采用更少的比特位数进行表达的比特转换结果；所述输出接口用于将所述比特转换结果输出所述比特转换装置。通过本发明可以减少表达数据所采用的比特位数，降低计算所需的硬件成本、和能耗，提高计算速度。
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公开(公告)号：CN107862374A
公开(公告)日：2018-03-30
申请号：CN201711033073.0
申请日：2017-10-30
Applicant: 中国科学院计算技术研究所
IPC: G06N3/04
Abstract: 本发明提供了一种神经网络处理系统。该处理系统包括：乘法器模块，所述乘法器模块包含构成流水线的多级结构，并用于执行神经网络中待计算的神经元和权值的乘法运算，其中，所述乘法器模块的每一级结构完成所述神经元和权值的乘法运算的子运算；累加器模块，所述累加器模块包含构成流水线的多级结构，并用于对所述乘法器模块的乘法运算结果进行累加运算，以获得神经网络中卷积层的输出神经元，其中，所述累加器模块的每一级结构完成累加运算的子运算；池化单元，用于对所述卷积层的输出神经元进行池化处理；控制单元，用于控制神经网络处理系统中数据的传递。利用本发明的神经网络处理系统能够提高资源利用率和数据处理的速度。
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公开(公告)号：CN119849421A
公开(公告)日：2025-04-18
申请号：CN202411878065.6
申请日：2024-12-19
Applicant: 中国科学院计算技术研究所
IPC: G06F30/394
Abstract: 本发明提供一种用于芯粒系统的基板掩模版复用的全局布线方法，包括：获取基板的各层的布线参数和网表信息，网表信息包括多个线网各自的关联端口；将各层划分为多个网格节点，得到各层网格图；将各层的各个线网的关联端口映射到对应层的网格图中，根据关联端口的映射结果和连接关系，构建各层的各个线网的最小树，包括关联端口所属的网格节点和连接边；基于所述最小树，在各层网格图上构建各层的各个线网的布线有向无环图，包括根据线网的最小树构建的备选路径；根据布线参数以及基于多个指标构建的动态规划算法，从各层的各个线网的布线有向无环图中搜索布线路径，得到全局布线结果，所述指标包括掩模版复用区域的距离、布线长度和过孔数。
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