公开(公告)号：CN115714136A

公开(公告)日：2023-02-24

申请号：CN202211362139.1

申请日：2022-11-02

Applicant: 中国科学院上海微系统与信息技术研究所

Inventor： 魏星 ,  高远 ,  薛忠营 ,  常永伟 ,  汪子寒 ,  董晨华

IPC: H01L29/06 ,  H01L21/762 ,  H01L29/78 ,  H01L21/336

Abstract: 本发明涉及一种叠层SOI器件结构及制备方法。该器件结构自上而下依次包括：顶层硅层、隔离层A、配置层、隔离层B、衬底硅层，所述器件结构还包括顶硅层有源区、位于所述顶硅层有源区外端的浅沟槽隔离区、位于所述配置层外端的有源区、依次贯穿所述浅沟槽隔离区和隔离层A的通孔、依次贯穿所述浅沟槽隔离区、隔离层A以及配置层的深沟槽隔离区，所述顶硅层有源区包括：位于所述顶层硅层上方的栅极、栅介质层，位于所述顶层硅层横向两端的源极和漏极，位于所述配置层外端的有源区包括：位于通孔下方的第一P型区，位于漏极左侧的N型区，位于N型区左侧的第二P型区。该器件结构能够避免背栅偏压过补偿对器件其他性能的影响。