公开(公告)号：CN110032792B

公开(公告)日：2022-11-11

申请号：CN201910278235.X

申请日：2019-04-09

Applicant: 中国科学院上海微系统与信息技术研究所

Inventor： 王镇 ,  李秀婷 ,  高小平 ,  任洁 ,  应利良

IPC: G06F30/398

Abstract: 本发明提供一种超导数字电路设计方法，包括：基于超导数字电路的设计需求进行系统架构设计和功能设计后生成电路设计网表；对所述电路设计网表中任一数据通路上的所有单元电路的所有端口均进行磁通存储能力检测，并在端口具有磁通存储能力时，于该端口处增设一缓冲单元，以此实现对所述电路设计网表的时序优化，从而得到终端电路设计网表；对所述终端电路设计网表进行逻辑功能验证及时序验证后生成超导数字电路版图，并对所述超导数字电路版图进行物理验证以完成超导数字电路设计。通过本发明解决了现有采用单元库设计方法进行超导数字电路设计时，因同一超导数字单元电路后接不同负载而引起的超导数字电路时序分析准确性较低的问题。

公开(公告)号：CN110032792A

公开(公告)日：2019-07-19

申请号：CN201910278235.X

申请日：2019-04-09

Applicant: 中国科学院上海微系统与信息技术研究所

Inventor： 王镇 ,  李秀婷 ,  高小平 ,  任洁 ,  应利良

IPC: G06F17/50

Abstract: 本发明提供一种超导数字电路设计方法，包括：基于超导数字电路的设计需求进行系统架构设计和功能设计后生成电路设计网表；对所述电路设计网表中任一数据通路上的所有单元电路的所有端口均进行磁通存储能力检测，并在端口具有磁通存储能力时，于该端口处增设一缓冲单元，以此实现对所述电路设计网表的时序优化，从而得到终端电路设计网表；对所述终端电路设计网表进行逻辑功能验证及时序验证后生成超导数字电路版图，并对所述超导数字电路版图进行物理验证以完成超导数字电路设计。通过本发明解决了现有采用单元库设计方法进行超导数字电路设计时，因同一超导数字单元电路后接不同负载而引起的超导数字电路时序分析准确性较低的问题。

公开(公告)号：CN114186516A

公开(公告)日：2022-03-15

申请号：CN202010967350.0

申请日：2020-09-15

Applicant: 中国科学院上海微系统与信息技术研究所

Inventor： 任洁 ,  乔琦 ,  高小平 ,  李秀婷 ,  杨若婷

IPC: G06F30/32 ,  G06F30/33 ,  G06F119/02

Abstract: 本发明提供一种超导数字电路单元库的硬件行为描述方法，包括：定义全局变量并进行程序初始化；并行执行待开发的超导数字电路单元中各超导器件触发动作的规则，基于各超导器件的触发条件实现相应触发动作，每一条规则仅包含一个超导器件的触发动作，各超导器件的触发条件包括信号的输入或前一超导器件的触发；基于各超导器件的触发动作输出相应的结果。本发明的超导数字电路单元库的硬件行为描述方法基于新型拆分式规则描述超导SFQ数字电路逻辑单元库，形成各自独立的规则，规则之间可以自由跳转或者并行运行，因此，能够适应更多的电路实际工作状况，从而提高参数提取准确程度，有效提升电路设计的可靠性。