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Patent Agency Ranking
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公开(公告)号：CN110011646A
公开(公告)日：2019-07-12
申请号：CN201811549095.7
申请日：2018-12-18
Applicant: 三星电子株式会社
IPC: H03K5/133
Abstract: 一种延迟控制电路包括：第一步进延迟单元，包括第一开关和第一电容器，第一开关的第一端连接到第一节点，第一电容器连接到第一开关的第二端；第二步进延迟单元，包括第二开关和第二电容器，第二开关的第一端连接到第二节点，第二电容器连接到第二开关的第二端；以及第一反相器，被配置为将第一步进延迟单元的输出耦接到第二步进延迟单元的输入，其中，第一开关和第二开关通过相同的控制信号接通和断开。
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公开(公告)号：CN107733428B
公开(公告)日：2022-03-04
申请号：CN201710173186.4
申请日：2017-03-22
Applicant: 三星电子株式会社
IPC: H03L7/081
Abstract: 提供一种延迟锁定环(DLL)电路、集成电路(IC)和用于控制它的方法。DLL电路包括：预处理电路，被配置为基于输入的时钟信号产生第一脉冲信号和第二脉冲信号，第一脉冲信号和第二脉冲信号具有时钟信号的一个时钟周期的s/2(其中，s为正整数)倍的相位差；延迟线，被配置为通过将第一脉冲信号延迟与选择值相应的延迟量来产生延迟信号；相位检测器，被配置为检测延迟信号与第二脉冲信号之间的相位差；控制逻辑，被配置为基于由相位检测器检测到的延迟信号与第二脉冲信号之间的相位差来调节选择值，以便将延迟信号与第二脉冲信号同步。
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公开(公告)号：CN107733428A
公开(公告)日：2018-02-23
申请号：CN201710173186.4
申请日：2017-03-22
Applicant: 三星电子株式会社
IPC: H03L7/081
CPC classification number: H03L1/00 , H03L7/07 , H03L7/0805 , H03L7/0814
Abstract: 提供一种延迟锁定环(DLL)电路、集成电路(IC)和用于控制它的方法。DLL电路包括：预处理电路，被配置为基于输入的时钟信号产生第一脉冲信号和第二脉冲信号，第一脉冲信号和第二脉冲信号具有时钟信号的一个时钟周期的s/2(其中，s为正整数)倍的相位差；延迟线，被配置为通过将第一脉冲信号延迟与选择值相应的延迟量来产生延迟信号；相位检测器，被配置为检测延迟信号与第二脉冲信号之间的相位差；控制逻辑，被配置为基于由相位检测器检测到的延迟信号与第二脉冲信号之间的相位差来调节选择值，以便将延迟信号与第二脉冲信号同步。
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公开(公告)号：CN107622778A
公开(公告)日：2018-01-23
申请号：CN201710112702.2
申请日：2017-02-28
Applicant: 三星电子株式会社
CPC classification number: G06F3/0601 , G06F3/0683 , G06F12/0238 , G06F13/1678 , G06F13/1689 , G06F13/4072 , G11C5/04 , G11C7/1078 , G11C7/1093 , G11C8/12 , G11C29/023 , G11C29/028 , Y02D10/14 , Y02D10/151
Abstract: 接口电路可以包括第一FIFO电路和第二FIFO电路。第一FIFO电路可以基于第一采样信号和第二采样信号产生第一输出数据。第二FIFO电路可以基于第三采样信号和第四采样信号产生第二输出数据。第一FIFO电路和第二FIFO电路可以交叉复位。
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