本发明公开了一种集成采样电阻的半导体装置及其制造方法，包括：芯片，所述芯片表面设置有第一焊盘和第二焊盘；多根键合引线，每根所述键合引线的两端均分别连接第一焊盘和第二焊盘，沿着多根键合引线排列的方向，相邻键合引线之间错位排列；其中，将所述多根键合引线作为电流采样时的采样电阻。多根键合引线产生的总电感由自感和互感决定，而自感一般可以通过控制打线机的参数调整。受限于芯片尺寸、电气参数等因素，键合引线的长度、直径可以调整的空间有限。本发明通过降低多根键合引线之间的互感来降低总电感。在键合引线长度、直径无法改变的情况下，可以进一步降低多根键合引线构成的采样电阻的寄生电感。