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1.发明授权Integrated circuit (IC) design method with enhanced circuit extraction models 有权集成电路（IC）设计方法，具有增强的电路提取模型公开(公告)号：US09471739B2
公开(公告)日：2016-10-18
申请号：US14363357
申请日：2012-11-20
发明人： Zheng Ren , Shaojian Hu , Wei Zhou , Shoumian Chen , Yuhang Zhao
IPC分类号： G06F17/50
CPC分类号： G06F17/5077 , G06F17/5009 , G06F17/5068 , G06F17/5081
摘要： A method is provided for designing an IC chip. The method includes receiving data from a pre-layout design process for the IC chip, routing a plurality of interconnecting wires to connect various devices of the IC chip, and extracting various circuit parameters. The method also includes simulating the IC chip using the extracted various circuit parameters to detect logic or timing error in the IC chip. The extracting the various circuit parameters includes establishing a statistical interconnect technology profile (ITP) file containing at least interconnect parasitic parameters based on correlations of interconnect layer geometric parameter variations.
摘要翻译： 提供了一种用于设计IC芯片的方法。 该方法包括从用于IC芯片的预布局设计过程接收数据，布线多条互连线以连接IC芯片的各种器件，以及提取各种电路参数。 该方法还包括使用提取的各种电路参数来模拟IC芯片来检测IC芯片中的逻辑或定时误差。 提取各种电路参数包括基于互连层几何参数变化的相关性来建立包含至少互连寄生参数的统计互连技术简档（ITP）文件。
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2.发明申请INTEGRATED CIRCUIT (IC) DESIGN METHOD WITH ENHANCED CIRCUIT EXTRACTION MODELS 有权具有增强电路提取模型的集成电路（IC）设计方法公开(公告)号：US20140351779A1
公开(公告)日：2014-11-27
申请号：US14363357
申请日：2012-11-20
发明人： Zheng Ren , Shaojian Hu , Wei Zhou , Shoumian Chen , Yuhang Zhao
IPC分类号： G06F17/50
CPC分类号： G06F17/5077 , G06F17/5009 , G06F17/5068 , G06F17/5081
摘要： A method is provided for designing an IC chip. The method includes receiving data from a pre-layout design process for the IC chip, routing a plurality of interconnecting wires to connect various devices of the IC chip, and extracting various circuit parameters. The method also includes simulating the IC chip using the extracted various circuit parameters to detect logic or timing error in the IC chip. The extracting the various circuit parameters includes establishing a statistical interconnect technology profile (ITP) file containing at least interconnect parasitic parameters based on correlations of interconnect layer geometric parameter variations.
摘要翻译： 提供了一种用于设计IC芯片的方法。 该方法包括从用于IC芯片的预布局设计过程接收数据，布线多条互连线以连接IC芯片的各种器件，以及提取各种电路参数。 该方法还包括使用提取的各种电路参数来模拟IC芯片来检测IC芯片中的逻辑或定时误差。 提取各种电路参数包括基于互连层几何参数变化的相关性来建立包含至少互连寄生参数的统计互连技术简档（ITP）文件。
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