公开(公告)号：US08401043B1

公开(公告)日：2013-03-19

申请号：US12621268

申请日：2009-11-18

申请人： Aviran Kadosh ,  Nafea Bishara ,  Yariv Anafi

发明人： Aviran Kadosh ,  Nafea Bishara ,  Yariv Anafi

IPC分类号： H04J3/04

CPC分类号： H04J3/047

摘要： In a data transfer interface, at least one deserializer receives a serial data stream at a first clock speed and outputs a first parallel data stream at a second clock speed. The first parallel data stream includes data symbols representing data and alignment symbols for aligning the data symbols at a downstream location. A demultiplexer demultiplexes the first parallel data stream into a plurality of second parallel data streams based on the alignment symbols.

摘要翻译： 在数据传输接口中，至少一个解串器以第一时钟速度接收串行数据流，并以第二时钟速度输出第一并行数据流。 第一并行数据流包括表示用于在下游位置对准数据符号的数据和对准符号的数据符号。 解复用器基于对准符号将第一并行数据流解复用为多个第二并行数据流。

公开(公告)号：US08209458B1

公开(公告)日：2012-06-26

申请号：US11586299

申请日：2006-10-25

申请人： Lior Keren ,  Youval Nachum ,  Yariv Anafi

发明人： Lior Keren ,  Youval Nachum ,  Yariv Anafi

IPC分类号： G06F12/00 ,  G06F13/00 ,  G06F13/28

CPC分类号： H04L49/9021 ,  H04L49/9078

摘要： A network storage system includes an address adjusting module that includes a segmented packet receiver module that receives M sections of a segmented packet, where M is an integer greater than one. A bank identification (ID) overwriter module overwrites a bank ID of at least one of the M sections of the packet with a control bank ID that is different than the bank ID.

摘要翻译： 网络存储系统包括地址调整模块，该地址调整模块包括接收分段分组的M个分段的分段分组接收机模块，其中M是大于1的整数。 银行识别（ID）覆盖者模块用不同于银行ID的控制组ID覆盖分组的M个部分中的至少一个的银行ID。

公开(公告)号：US08428061B1

公开(公告)日：2013-04-23

申请号：US12283011

申请日：2008-09-09

申请人： Yaniv Kopelman ,  Nafea Bishara ,  Yariv Anafi

发明人： Yaniv Kopelman ,  Nafea Bishara ,  Yariv Anafi

IPC分类号： H04L12/28 ,  H04L12/26

CPC分类号： H04L61/103 ,  H04L12/462 ,  H04L29/0602 ,  H04L69/22

摘要： A packet processor for a network device includes an incoming port that receives a first packet. The first packet includes a data portion, a control portion and a first outgoing port. A control data processing device receives the control portion from the incoming port while the data portion is stored in memory, and transmits the control portion to the first outgoing port. The first outgoing port transmits a first request for the data portion based on the control portion. A header altering device retrieves the data portion from the memory and strips, modifies, and encapsulates the data portion based on the first request.

摘要翻译： 用于网络设备的分组处理器包括接收第一分组的输入端口。 第一分组包括数据部分，控制部分和第一输出端口。 控制数据处理装置在将数据部分存储在存储器中的同时从输入端口接收控制部分，并将控制部分发送到第一输出端口。 第一输出端口基于控制部分发送对数据部分的第一请求。 报头更换设备从存储器检索数据部分，并根据第一请求剥离，修改和封装数据部分。

公开(公告)号：US08589615B1

公开(公告)日：2013-11-19

申请号：US13532122

申请日：2012-06-25

申请人： Lior Keren ,  Youval Nachum ,  Yariv Anafi

发明人： Lior Keren ,  Youval Nachum ,  Yariv Anafi

IPC分类号： G06F12/00 ,  G06F13/00 ,  G06F13/28

CPC分类号： H04L49/9021 ,  H04L49/9078

摘要： A network device includes memory having memory banks, and a packet processor module configured to receive bursts of packets and segment a received packet into a plurality of sections corresponding to the memory banks. The memory is configured to store a first section of a first received packet at a first one of the memory banks, continue storing remaining sections of the first received packet in remaining ones of the memory banks, and begin storing sections of a second received packet at a second one of the memory banks. The second one of the memory banks is offset from the first one of the memory banks by at least one of a number of memory banks that is less than a total number of memory banks required to store the first received packet, and a number of banks that is randomly selected for each of the packets.

摘要翻译： 网络设备包括具有存储体的存储器，以及分组处理器模块，被配置为接收数据包的分组并将接收到的分组分段成对应于存储体的多个部分。 存储器被配置为在第一个存储体中存储第一个接收到的分组的第一部分，继续将第一个接收分组的剩余部分存储在剩余的存储体中，并开始将第二个接收分组的部分存储在 第二个记忆库。 存储器组中的第二个存储体通过存储第一个接收的数据包所需的少于存储器组的总数量的多个存储器组中的至少一个而从第一存储体偏移，以及多个存储体 为每个数据包随机选择。

公开(公告)号：US07424019B1

公开(公告)日：2008-09-09

申请号：US10191663

申请日：2002-07-08

申请人： Yaniv Kopelman ,  Nafea Bishara ,  Yariv Anafi

发明人： Yaniv Kopelman ,  Nafea Bishara ,  Yariv Anafi

IPC分类号： H04L12/28

CPC分类号： H04L61/103 ,  H04L12/462 ,  H04L29/0602 ,  H04L69/22

摘要： A packet processor for a switch/router alters headers of packets and includes a plurality of ports Memory buffers a first portion of a first packet that is received by an incoming port. A control data processor receives a first control portion of the first packet from the incoming port and transmits the first control portion to one or more outgoing ports. A header altering device strips, modifies and encapsulates the first portion on egress from the packet processor based upon one or more protocol layering requirements of the one or more outgoing ports. The protocol layering requirements include bridged or tunneled Ethernet, unicast or multicast multi-protocol label switching (MPLS), and IPv4 and IPv6 routed.

摘要翻译： 用于交换机/路由器的分组处理器改变分组的报头，并且包括多个端口存储器缓冲由进入端口接收的第一分组的第一部分。 控制数据处理器从入口接收第一分组的第一控制部分，并将第一控制部分发送到一个或多个输出端口。 标题改变设备基于一个或多个输出端口的一个或多个协议分层要求，从分组处理器修改和封装出口上的第一部分。 协议分层要求包括桥接或隧道以太网，单播或组播多协议标签交换（MPLS）以及IPv4和IPv6路由。