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公开(公告)号：CN118860064A
公开(公告)日：2024-10-29
申请号：CN202410858045.6
申请日：2024-06-28
申请人： 深圳市科陆电子科技股份有限公司
摘要： 本发明提供了一种电能表时钟精度调整方法、装置、电子设备及存储介质。本发明提供的方法，包括：在时钟管理芯片上电后，使时钟管理芯片以高频RC振荡器的时钟工作；以第一预设频率时钟信号作为信号计数源，以外部时钟源晶体输出的第二预设频率时钟信号作为信号捕获源，对第二预设频率时钟信号进行捕获计数，得到捕获计数值；根据捕获计数值和第二预设频率时钟信号的标准计数值，确定偏差值，根据偏差值对频率调校寄存器的原频率调校值进行调整，得到调整后的频率调校值，使时钟管理芯片的主时钟根据调整后的频率调校值运行。本发明的方法，在不增加较多硬件成本和较多功耗的情况下，可以提高时钟管理芯片的时钟精度，可以提高电能表的时钟精度。
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公开(公告)号：CN114731734B
公开(公告)日：2024-09-24
申请号：CN201980102275.7
申请日：2019-11-19
申请人： 华为技术有限公司
摘要： 本申请公开了一种GNSS信号分发系统和GNSS基站。GNSS信号分发系统包括至少两个BBU、与至少两个BBU中的每个BBU相连接的机架式功分器，机架式功分器上设置有支持至少一种插卡插拔的插槽，当插卡插入插槽后，插卡与机架式功分器相连接，机架式功分器可以基于插卡中的功能模块对GNSS信号进行处理，并将处理后的GNSS信号分发至各个BBU。基于这样的系统，在基站中部署基站功能时，只需要根据需求在插槽中插入对应功能的插卡即可，可以较好降低GNSS基站部署的难度和成本；也可以避免单独设置如功分器、防雷器、放大器或光纤传递部件等需要占用额外空间的问题，提高机房内空间的有效利用率。
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公开(公告)号：CN118642563A
公开(公告)日：2024-09-13
申请号：CN202410718323.8
申请日：2024-06-04
申请人： 北京奕斯伟计算技术股份有限公司
摘要： 本申请公开了一种时钟同步装置、方法、芯片及存储介质，包含于接收端，装置包括数据接收模块、时钟计数模块、频率调整模块和本地时钟模块；数据接收模块，用于接收来自发送端的数据信号，数据信号包括第一计数值；时钟计数模块，用于确定第二计数值，第二计数值是在当前计数时间窗口内对本地时钟模块输出的时钟脉冲进行计数得到；频率调整模块，用于基于第一计数值和第二计数值调整本地时钟模块的输出频率，以使得本地时钟模块的输出频率与发送端的时钟频率相同。本申请基于第一计数值以及第二计数值，及时调整本地时钟的频率，实现对本地时钟模块的输出频率的实时调整，提高本地时钟模块与接收端时钟模块的同步性。
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公开(公告)号：CN118606246A
公开(公告)日：2024-09-06
申请号：CN202310208720.6
申请日：2023-03-06
申请人： 兆易创新科技集团股份有限公司
摘要： 本发明提供一种时钟生成模块，包括：延迟寄存器模块，所述延迟寄存器模块暂存基于系统时钟信号配置的延迟信息；及可调延迟器，所述可调延迟器耦接所述延迟寄存器模块，所述可调延迟器配置为依据所述延迟信息将用于串行外围接口的时钟信号延迟以生成延迟时钟信号。从而，有效解决现有技术的串行外围接口模块的时钟信号与数据之间存在相位差的问题。
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公开(公告)号：CN118585035A
公开(公告)日：2024-09-03
申请号：CN202410234237.X
申请日：2024-03-01
申请人： 瑞萨电子美国有限公司
IPC分类号： G06F1/08
摘要： 本公开的各实施例涉及具有锁存的逐周期电流限制指示符的电压调节器。描述了用于逐周期电流限制事件指示符的系统和方法。该电路可以包括接收指示电压调节器中多个过电流事件在多个时钟周期上的发生的多个信号。该电路还可以包括生成锁存信号以指示多个过电流事件在多个时钟周期上的发生。锁存信号可以保持锁存在高压达多个时钟周期。
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公开(公告)号：CN118394176A
公开(公告)日：2024-07-26
申请号：CN202410840502.9
申请日：2024-06-27
申请人： 凌思微电子(杭州)有限公司
摘要： 一种基于Python的时钟网络自动生成的方法和装置，涉及软件开发领域。在该方法中，响应于用户输入Excel文件的操作，从Excel文件中获取目标信息；通过第一预设脚本根据目标信息生成例化文件、约束文件和头文件，例化文件包括时钟模块的实例化、连接关系以及控制逻辑，约束文件用于约束时钟的时序行为，头文件包括用于控制时钟处理单元的宏定义和常量；通过第二预设脚本根据目标信息生成时钟处理流程图，并将时钟处理流程图保存为图片文件或插入到Excel文件的目标表单中；根据源代码文件、约束文件、头文件和时钟处理流程图生成时钟网络。实施本申请提供的技术方案，加快了时钟网络实现的速度以及准确度。
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公开(公告)号：CN114174952B
公开(公告)日：2024-07-16
申请号：CN202080054921.X
申请日：2020-07-27
申请人： 德州仪器公司
摘要： 一种装置(100)包含时钟产生器(106)，其经配置以基于输入时钟信号(CLK)及时钟产生器分频器整数设置产生根时钟信号(MCLK)。所述装置(100)还包含第一组件(112A)，其耦合到所述时钟产生器(106)且经配置以基于所述根时钟信号(MCLK)及第一组件分频器整数设置产生第一组件时钟信号(CCLK 1)。所述装置(100)还包含第二组件(112X)，其耦合到所述时钟产生器(106)且经配置以基于所述根时钟信号(MCLK)及第二组件分频器整数设置产生第二组件时钟信号(CCLK X)。所述装置(100)还包含耦合到所述时钟产生器(106)、所述第一组件(112A)及所述第二组件(112X)中的每一者的同步电路系统(110、111A、111X)，其中所述同步电路系统(110、111A、111X)经配置以对所述根时钟信号(MCLK)、所述第一组件时钟信号(CCLK 1)及所述第二组件时钟信号(CCLK X)执行同步调整。
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公开(公告)号：CN115268568B
公开(公告)日：2024-06-28
申请号：CN202210924231.6
申请日：2022-07-31
申请人： 北京汤谷软件技术有限公司 , 江苏汤谷智能科技有限公司
IPC分类号： G06F1/08 , G06F1/12 , G06F30/347
摘要： 本申请公开了一种芯片FPGA原型验证时钟系统，包括：主控卡，业务卡，时钟卡，机箱；所述主控卡用于处理控制FPGA原型验证；所述业务卡包括FPGA芯片，用于执行原型验证；所述时钟卡用于产生时钟信号可输入到至少一个主控卡，再有主控卡将时钟信号输入到至少一个业务卡；其中，所述主控卡和业务卡也可独立产生时钟信号。本申请提供的芯片FPGA原型验证时钟系统可以让芯片FPGA原型验证设备的多个业务卡在一个统一时钟信号调配下协同工作，同时支持不同的业务卡在不同的时钟信号调配下工作，方便多用户同时使用一个芯片FPGA原型验证设备，支持多用户同时使用，并且完全独立互不影响，由此可以实现多用户并发使用，最优化系统资源使用效率。
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公开(公告)号：CN113625825B
公开(公告)日：2024-06-21
申请号：CN202110839264.6
申请日：2021-07-23
申请人： 华中科技大学
摘要： 本发明公开了一种基于线程逻辑时钟的事务内存的实现方法，每个线程拥有一个自己的时间戳，时间戳包括线程ID和逻辑时钟，时间戳由时间戳管理器分配和回收；本发明还公开了基于线程逻辑时钟的事务内存的初始化、数据校验、事务提交的流程。本发明允许每个线程拥有自己的逻辑时钟，事务开始执行时读取自己线程的逻辑时钟，事务提交时将自己线程的逻辑时钟加1更新，由此避免了访问全局变量，消除了多个并发事务的读或更新操作所带来的缓存争用。
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