公开(公告)号：CN100549993C

公开(公告)日：2009-10-14

申请号：CN200580047441.6

申请日：2005-01-31

Applicant: 飞思卡尔半导体公司

Inventor： 康斯坦丁·戈丁 ,  摩西·安舍尔 ,  雅各布·埃弗拉特 ,  雅各布·拉比诺维奇 ,  诺昂·西旺 ,  齐夫·扎姆斯基 ,  埃坦·兹莫拉

IPC: G06F13/20 ,  H03K19/00

CPC classification number: H03K19/0008

Abstract: 一种设备，包括：第一总线，连接在第一逻辑和第一电路之间；第二总线的组，连接在第一逻辑和与多个电路相关联的多个非高阻抗电路访问逻辑之间；其中，每一电路访问逻辑适于：(i)在电路写时期期间和空闲时期期间，向第一逻辑提供电路写值，其中的空闲时期在电路写时期之后且当允许另一电路写时结束；以及(ii)当允许另一电路写时，提供缺省值；而且其中，第一逻辑适于响应于两个连续电路写值之间的变化而改变第一总线的状态。

公开(公告)号：CN101111829A

公开(公告)日：2008-01-23

申请号：CN200580047441.6

申请日：2005-01-31

Applicant: 飞思卡尔半导体公司

Inventor： 康斯坦丁·戈丁 ,  摩西·安舍尔 ,  雅各布·埃弗拉特 ,  雅各布·拉比诺维奇 ,  诺昂·西旺 ,  齐夫·扎姆斯基 ,  埃坦·兹莫拉

IPC: G06F13/20 ,  H03K19/00

CPC classification number: H03K19/0008

Abstract: 一种设备，包括：第一总线，连接在第一逻辑和第一电路之间；第二总线的组，连接在第一逻辑和与多个电路相关联的多个非高阻抗电路访问逻辑之间；其中，每一电路访问逻辑适于：(i)在电路写时期期间和空闲时期期间，向第一逻辑提供电路写值，其中的空闲时期在电路写时期之后且当允许另一电路写时结束；以及(ii)当允许另一电路写时，提供缺省值；而且其中，第一逻辑适于响应于两个连续电路写值之间的变化而改变第一总线的状态。

公开(公告)号：CN101052955A

公开(公告)日：2007-10-10

申请号：CN200480044337.7

申请日：2004-09-10

Applicant: 飞思卡尔半导体公司

Inventor： 科斯坦廷·戈丁 ,  摩西·安舍尔 ,  雅各布·埃弗拉特 ,  伊塔伊·佩莱德 ,  罗伊文·巴达什 ,  阿舍·巴斯塔克 ,  德维尔·鲁内·皮莱格 ,  齐夫·扎姆斯基

IPC: G06F13/40

CPC classification number: G06F13/4013 ,  G06F13/4018

Abstract: 一种用于总线匹配的装置和方法。存储顺序模式存储顺序模式装置包括：接口总线，其特征由接口总线宽度描述；主设备，其连接到接口总线，同时主设备包括主设备接口；多个从设备，每个从设备连接到接口总线，并且包括从设备接口；其中至少一个从设备接口并行连接到多个接口总线部分；和控制逻辑，其连接到接口总线和主设备，该控制逻辑适于提供代表接口总线上的数据传输的控制信号；其中，响应多个从设备针对接口总线的连接性设置该控制逻辑；其中所述连接性响应数据传输特性，并且响应接口总线的宽度同每个设备接口的宽度之间的关系。