-
公开(公告)号：CN119808856A
公开(公告)日：2025-04-11
申请号：CN202411891716.5
申请日：2024-12-20
Applicant: 重庆邮电大学
IPC: G06N3/063 , G06N3/0464
Abstract: 本发明公开了一种基于FPGA的共享DSP卷积神经网络加速器实现方法，属于FPGA硬件加速领域，包括卷积神经网络训练和量化、数据重排和基于FPGA的共享DSP卷积神经网络加速器设计。其主要思路为：利用数据量化和数据重排减少存储资源和寻址资源的使用；采用深度可动态配置的行缓冲设计，根据不同卷积层的数据流特性和计算需求，动态调整行缓冲的深度，从而避免了传统固定深度缓冲设计中可能出现的存储资源过度分配或不足的问题；采用共享DSP设计，利用单个DSP实现两个有符号整型8位(INT8)乘法，减少乘法资源使用，提高计算效率。
Search Results
1
records
(took 0.014 seconds)
筛选
AND
AND
过滤
NOT
NOT
Scan to Join
