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公开(公告)号：CN115714603A
公开(公告)日：2023-02-24
申请号：CN202211448382.5
申请日：2022-11-18
Applicant: 西安电子科技大学广州研究院
IPC: H03M13/11
Abstract: 本发明涉及一种消除等待周期的QC‑LDPC改进译码器，属于通信技术领域，包括后验消息存储模块、‑C2V FIFO、C2V_RAM、V2C_signs FIFO、置换模块、计算模块、FIFO缓存模块、C2V消息恢复模块和逆置换模块，所述后验消息存储模块包括llr_ram_0和llr_ram_1两个真实双端口RAM。本发明降低了计算复杂度，无需标志信号的计算、存储，提升了系统的灵活性，同时又能消除等待周期，提升系统的吞吐量；运用两个真实双端口RAM对初始信道信息与更新的节点后验概率信息进行乒乓存取，可以节省帧与帧间初始信道消息缓存时间，进一步提升系统吞吐量，具有良好的硬件利用率。
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