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公开(公告)号：CN102594369A
公开(公告)日：2012-07-18
申请号：CN201210045900.9
申请日：2012-02-27
Applicant: 西安电子科技大学
Abstract: 本发明公开了一种基于FPGA的低存储量高速QC-LDPC码译码器和译码方法，主要解决现有技术中译码器的节点更新处理单元和RAM存储资源利用效率不高的问题。该译码器同时处理两帧译码数据，译码器在数据初始化阶段将第一帧数据的外信息值置为全0，将第二帧数据的外信息值设为信道接收似然比信息，使得变量节点处理单元和校验节点处理单元在整个译码过程中能够完全并行交替处理两数据帧，有效缩短了处理两帧数据所需的工作时钟周期，其译码吞吐量约为传统设计方法的两倍。本发明在外信息的访问上采用了动态的地址访问管理方法，能够在单块RAM中实现两帧译码数据的并行访问，与现有的译码器相比，其BRAM资源利用效率提高一倍，可用于基于LDPC码的物理层信息传输纠错。
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Patent Agency Ranking
公开(公告)号：CN101834614A
公开(公告)日：2010-09-15
申请号：CN201010137864.X
申请日：2010-04-02
Applicant: 西安电子科技大学
IPC: H03M13/11
Abstract: 本发明公开了一种多元LDPC码译码设备，主要解决现有多元LDPC码译码设备的复杂度高和占用存储资源多的问题。其设备包括加载模块、变量节点更新模块、校验节点更新模块、路由模块、卸载模块和控制逻辑模块；加载模块接收并存储解调器输出的解调信息向量，变量节点更新模块从加载模块和路由模块中读取数据并完成所有变量节点的更新，校验节点更新模块从路由模块中读取信息向量并完成校验节点的更新，路由模块存储变量节点和校验节点互相传递的信息以及它们之间的互联关系，卸载模块完成对译码结果的校验以及信息的输出，控制逻辑模块向所述各个模块发出控制信号。本发明利用迭代时间差可节省总体50％存储资源，实现了译码设备对存储资源的低需求和高效率。
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公开(公告)号：CN102611465B
公开(公告)日：2014-08-06
申请号：CN201210099686.5
申请日：2012-04-07
Applicant: 西安电子科技大学
IPC: H03M13/29
Abstract: 本发明公开了一种结构化多元非规则重复累积S-QIRA码的编码器与编码方法，主要解决现有多元非规则重复累积QIRA码的编码器缺乏并行性且编码速度较低的问题。该编码器将待编码的信息符号序列划分为若干分组，再对分组后的符号序列按组依次进行分组重复、分组交织、分组GF(q)加权、分组合并、分组累加运算，并在每个步骤中均对同一分组内的符号进行并行处理，且对每组内符号同时进行运算，有效的提高了编码器的并行度和编码速度；生成的S-QIRA码的校验矩阵具有一种‘类’准循环结构，不仅大大减少了译码器存储该校验矩阵所需的存储单元，而且有效降低了译码器的硬件实现复杂度，可用于现代通信系统中物理层的信息传输纠错。
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公开(公告)号：CN101834614B
公开(公告)日：2012-12-26
申请号：CN201010137864.X
申请日：2010-04-02
Applicant: 西安电子科技大学
IPC: H03M13/11
Abstract: 本发明公开了一种多元LDPC码译码设备，主要解决现有多元LDPC码译码设备的复杂度高和占用存储资源多的问题。其设备包括加载模块、变量节点更新模块、校验节点更新模块、路由模块、卸载模块和控制逻辑模块；加载模块接收并存储解调器输出的解调信息向量，变量节点更新模块从加载模块和路由模块中读取数据并完成所有变量节点的更新，校验节点更新模块从路由模块中读取信息向量并完成校验节点的更新，路由模块存储变量节点和校验节点互相传递的信息以及它们之间的互联关系，卸载模块完成对译码结果的校验以及信息的输出，控制逻辑模块向所述各个模块发出控制信号。本发明利用迭代时间差可节省总体50％存储资源，实现了译码设备对存储资源的低需求和高效率。
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公开(公告)号：CN102594369B
公开(公告)日：2014-06-04
申请号：CN201210045900.9
申请日：2012-02-27
Applicant: 西安电子科技大学
Abstract: 本发明公开了一种基于FPGA的低存储量高速QC-LDPC码译码器和译码方法，主要解决现有技术中译码器的节点更新处理单元和RAM存储资源利用效率不高的问题。该译码器同时处理两帧译码数据，译码器在数据初始化阶段将第一帧数据的外信息值置为全0，将第二帧数据的外信息值设为信道接收似然比信息，使得变量节点处理单元和校验节点处理单元在整个译码过程中能够完全并行交替处理两数据帧，有效缩短了处理两帧数据所需的工作时钟周期，其译码吞吐量约为传统设计方法的两倍。本发明在外信息的访问上采用了动态的地址访问管理方法，能够在单块RAM中实现两帧译码数据的并行访问，与现有的译码器相比，其BRAM资源利用效率提高一倍，可用于基于LDPC码的物理层信息传输纠错。
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公开(公告)号：CN102611465A
公开(公告)日：2012-07-25
申请号：CN201210099686.5
申请日：2012-04-07
Applicant: 西安电子科技大学
IPC: H03M13/29
Abstract: 本发明公开了一种结构化多元非规则重复累积S-QIRA码的编码器与编码方法，主要解决现有多元非规则重复累积QIRA码的编码器缺乏并行性且编码速度较低的问题。该编码器将待编码的信息符号序列划分为若干分组，再对分组后的符号序列按组依次进行分组重复、分组交织、分组GF(q)加权、分组合并、分组累加运算，并在每个步骤中均对同一分组内的符号进行并行处理，且对每组内符号同时进行运算，有效的提高了编码器的并行度和编码速度；生成的S-QIRA码的校验矩阵具有一种‘类’准循环结构，不仅大大减少了译码器存储该校验矩阵所需的存储单元，而且有效降低了译码器的硬件实现复杂度，可用于现代通信系统中物理层的信息传输纠错。
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