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公开(公告)号：CN112332835B
公开(公告)日：2022-04-12
申请号：CN202011190626.5
申请日：2020-10-30
摘要： 本发明提出的一种实时检测数字相控阵时频信号故障及其恢复处理方法，旨在提供一种虚警率小，稳健可靠的处理方法。本发明通过下述技术方案实现：在时钟故障检测中，锁相环锁定指示累计积分处理判断时钟真实锁定状况，通过时钟锁定—失锁—再锁定判决机制，决定是否触发系统重同步操作；在同步信号故障检测中，通过测量时钟计数器分频得到同步信号与外同步信号相位差值，通过多次测量相位值找到跳变点，并对其进行中值滤波，剔除野值后得到的跳变点加半个时钟周期对应的相位值，与上一次设置的最佳采样对应相位值进行比较，当二者不等则认为同步信号出现过故障，同步信号判决模块输出重同步触发信号触发重同步操作，重新恢复数字相控阵系统正常工作。
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公开(公告)号：CN110149272B
公开(公告)日：2022-04-01
申请号：CN201910364601.3
申请日：2019-04-30
IPC分类号： H04L45/243 , H04L45/247
摘要： 本发明公开的一种双网融合IP化传输处理测控信号的方法，旨在解决网络传输信号抖动、阻塞、掉包、延迟不确定的问题。本发明通过下述技术方案实现：前级两个万兆网卡恢复出两路数据源，分别送入网口1处理单元与网口2处理单元；帧起始读单元产生周期性的起始帧读脉冲，通过上述两个网口处理单元分别送入各路通道处理单元，各路通道处理单元将输入数据帧进行数据处理完成后并行送入帧对齐单元，在时间上对各通道并行数据对齐处理，将各路并行数据在时间上严格对齐后送双网对齐及融合单元，进行双网融合处理，双网对齐及融合单元将数据帧对齐后按各链路的总路数融合为总路数的一半输出融合后数据，送到后端解调单元。
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公开(公告)号：CN112968691A
公开(公告)日：2021-06-15
申请号：CN202110183712.1
申请日：2021-02-10
IPC分类号： H03K5/15
摘要： 本发明提出一种脉冲时延精度自适应同步方法，旨在提供一种同步精度高、可靠性好、误差率低的自适应同步时延的方法。本发明通过下述间方案予以实现：数字电路系统外部周期性输入脉冲P0经过FPGA内置可调延迟器得到时钟CLK采样信号P1，采样信号P1经过寄存器采样后得到脉冲信号P2；同时利用外部数字电路系统时钟CLK驱动定时脉冲产生器，生成与外部周期性脉冲信号同频的本地计数产生的脉冲信号P3，时延比较器计算脉冲信号P2和脉冲信号P3上升沿的时延差n，延判断策略模计根据多个搜索周期搜索得到数字差值N的时延控制量N0进行联合计算，得到时延修正量M，得到与外部脉冲信号稳定同步的内部脉冲信号。
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公开(公告)号：CN107947801B
公开(公告)日：2020-12-15
申请号：CN201711187331.0
申请日：2017-11-24
IPC分类号： H03M13/11
摘要： 本发明提出了一种多码率兼容LDPC码编码器，利用本发明增加了编码器的通用性，显著降低逻辑资源，同时提高RAM资源的利用率。发明通过下述技术方案予以实现：主控制逻辑模块接收上级模块传递的配置参数，根据配置参数为乒乓DPRAM模块、生成矩阵组模块、基元单编码器模块、FIFO输出模块提供时序控制逻辑；同时乒乓DPRAM模块将缓存的待编码的数据流送到下一级基元单编码器模块组进行编码；基元单编码器并采用乘、加、移位寄存操作，根据主控制逻辑模块提供的配置参数，将基元单编码器逻辑长度动态重构为当前实现的编码器准循环矩阵维数；最后，FIFO控制逻辑模块根据主控制逻辑模块提供的判决信息位，向后级输出编码后数据。
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公开(公告)号：CN110149272A
公开(公告)日：2019-08-20
申请号：CN201910364601.3
申请日：2019-04-30
IPC分类号： H04L12/707
摘要： 本发明公开的一种双网融合IP化传输处理测控信号的方法，旨在解决网络传输信号抖动、阻塞、掉包、延迟不确定的问题。本发明通过下述技术方案实现：前级两个万兆网卡恢复出两路数据源，分别送入网口1处理单元与网口2处理单元；帧起始读单元产生周期性的起始帧读脉冲，通过上述两个网口处理单元分别送入各路通道处理单元，各路通道处理单元将输入数据帧进行数据处理完成后并行送入帧对齐单元，在时间上对各通道并行数据对齐处理，将各路并行数据在时间上严格对齐后送双网对齐及融合单元，进行双网融合处理，双网对齐及融合单元将数据帧对齐后按各链路的总路数融合为总路数的一半输出融合后数据，送到后端解调单元。
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公开(公告)号：CN107947801A
公开(公告)日：2018-04-20
申请号：CN201711187331.0
申请日：2017-11-24
IPC分类号： H03M13/11
CPC分类号： H03M13/116
摘要： 本发明提出了一种多码率兼容LDPC码编码器，利用本发明增加了编码器的通用性，显著降低逻辑资源，同时提高RAM资源的利用率。发明通过下述技术方案予以实现：主控制逻辑模块接收上级模块传递的配置参数，根据配置参数为乒乓DPRAM模块、生成矩阵储存模块、基元单编码器模块、FIFO输出模块提供时序控制逻辑；同时DPRAM乒乓模块将缓存的待编码的数据流送到下一级基元单编码器模块组进行编码；基元单编码器并采用乘、加、移位寄存操作，根据主控制逻辑模块提供的配置参数，将基元单编码器逻辑长度动态重构为当前实现的编码器准循环矩阵维数；最后，FIFO控制逻辑模块根据主控制逻辑模块提供的判决信息位，向后级输出编码后数据。
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公开(公告)号：CN112968691B
公开(公告)日：2023-04-11
申请号：CN202110183712.1
申请日：2021-02-10
IPC分类号： H03K5/15
摘要： 本发明提出一种脉冲时延精度自适应同步方法，旨在提供一种同步精度高、可靠性好、误差率低的自适应同步时延的方法。本发明通过下述间方案予以实现：数字电路系统外部周期性输入脉冲P0经过FPGA内置可调延迟器得到时钟CLK采样信号P1，采样信号P1经过寄存器采样后得到脉冲信号P2；同时利用外部数字电路系统时钟CLK驱动定时脉冲产生器，生成与外部周期性脉冲信号同频的本地计数产生的脉冲信号P3，时延比较器计算脉冲信号P2和脉冲信号P3上升沿的时延差n，延判断策略模计根据多个搜索周期搜索得到数字差值N的时延控制量N0进行联合计算，得到时延修正量M，得到与外部脉冲信号稳定同步的内部脉冲信号。
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公开(公告)号：CN112332835A
公开(公告)日：2021-02-05
申请号：CN202011190626.5
申请日：2020-10-30
摘要： 本发明提出的一种实时检测数字相控阵时频信号故障及其恢复处理方法，旨在提供一种虚警率小，稳健可靠的处理方法。本发明通过下述技术方案实现：在时钟故障检测中，锁相环锁定指示累计积分处理判断时钟真实锁定状况，通过时钟锁定—失锁—再锁定判决机制，决定是否触发系统重同步操作；在同步信号故障检测中，通过测量时钟计数器分频得到同步信号与外同步信号相位差值，通过多次测量相位值找到跳变点，并对其进行中值滤波，剔除野值后得到的跳变点加半个时钟周期对应的相位值，与上一次设置的最佳采样对应相位值进行比较，当二者不等则认为同步信号出现过故障，同步信号判决模块输出重同步触发信号触发重同步操作，重新恢复数字相控阵系统正常工作。
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