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公开(公告)号：CN110716707A
公开(公告)日：2020-01-21
申请号：CN201910505521.5
申请日：2019-06-12
Applicant: 英特尔公司
IPC: G06F7/50
Abstract: 本公开一般涉及用于增强在集成电路上实现的加法器的技术。具体地说，可以重构由实现为接收具有第一精度的操作数的加法器执行的算术，使得一组子加法器可以对相应的操作数段执行算术。更确切地说，可以重构加法器，使得解码器可以确定用于每个子加法器的生成信号和传播信号，并且可以将生成信号和传播信号路由到前缀网络。前缀网络可以确定相应的（一个或多个）进位比特，进位比特可以进位到和/或选择在后续子加法器处的和。作为结果，集成电路可受益于实现加法所涉及的增加的效率、减少的时延和减少的资源消耗（例如，面积和/或功率），这可改进诸如在集成电路上的加密或机器学习的操作。
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公开(公告)号：CN110716708A
公开(公告)日：2020-01-21
申请号：CN201910505505.6
申请日：2019-06-12
Applicant: 英特尔公司
Inventor： M.朗哈默
IPC: G06F7/503
Abstract: 提供了一种包含非常大加法器电路的集成电路。非常大加法器电路接收多于两个的输入，每个输入具有数百或数千位。非常大加法器电路包含布置在树状网络中的多个加法器节点。加法器节点将输入操作数化分成段，计算每段的和，并且独立于段和计算每段的进位。使用总体计数器累加在树中的每层的进位。在树中的最后一个节点之后，段和然后能与进位组合以确定最终和输出。以这种方式实现的加法器树网络渐近地接近该区域和性能时延，作为使用无限速度行波进位加法器的加法器网络。
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公开(公告)号：CN109255436A
公开(公告)日：2019-01-22
申请号：CN201810612562.X
申请日：2018-06-14
Applicant: 英特尔公司
CPC classification number: G06N3/063 , G06F7/544 , G06F7/548 , G06F2207/4824 , G06N3/0481
Abstract: 本公开一般涉及用于增强在集成电路上实现的递归神经网络（RNN）的技术。具体来说，在RNN中使用的激活函数（例如S形和双曲正切）的近似可在集成电路中实现，这可引起涉及实现机器学习的增加的效率、降低的等待时间、增加的精度和降低的资源消耗。
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