公开(公告)号：CN104426540A

公开(公告)日：2015-03-18

申请号：CN201310377830.1

申请日：2013-08-27

Applicant: 苏州中科集成电路设计中心有限公司

Inventor： 刘晓飞 ,  肖天昊 ,  严天鸣 ,  顾正明

IPC: H03L7/099

Abstract: 本发明涉及一种产生均衡占空比信号的VCO设备，包括有设备本体，其中：设备本体内对称配置有至少两个相同的环形振荡装置，环形振荡装置设置有独立的信号输出端口，环形振荡装置采用四级差分延迟组件构成，两个环形振荡装置首尾相连，环形振荡装置其中的一级采用非反向的接法，环形振荡装置上均连接有PMOS装置，该PMOS装置相互之间交叉耦合连接，且PMOS装置的栅端接地，PMOS装置共同连接有差分放大装置的输入端，差分放大装置的输出端连接有反相装置的输入端。由此，消除了传统环形振荡装置两个输出信号之间存在延迟的问题，通过交叉耦合的方法，将两路输出信号进行同步，最终使得输出信号达到均衡的占空比。

公开(公告)号：CN104426540B

公开(公告)日：2017-08-11

申请号：CN201310377830.1

申请日：2013-08-27

Applicant: 苏州中科集成电路设计中心有限公司

Inventor： 刘晓飞 ,  肖天昊 ,  严天鸣 ,  顾正明

IPC: H03L7/099

Abstract: 本发明涉及一种产生均衡占空比信号的VCO设备，包括有设备本体，其中：设备本体内对称配置有至少两个相同的环形振荡装置，环形振荡装置设置有独立的信号输出端口，环形振荡装置采用四级差分延迟组件构成，两个环形振荡装置首尾相连，环形振荡装置其中的一级采用非反向的接法，环形振荡装置上均连接有PMOS装置，该PMOS装置相互之间交叉耦合连接，且PMOS装置的栅端接地，PMOS装置共同连接有差分放大装置的输入端，差分放大装置的输出端连接有反相装置的输入端。由此，消除了传统环形振荡装置两个输出信号之间存在延迟的问题，通过交叉耦合的方法，将两路输出信号进行同步，最终使得输出信号达到均衡的占空比。

公开(公告)号：CN101729047A

公开(公告)日：2010-06-09

申请号：CN200810155275.7

申请日：2008-10-29

Applicant: 苏州中科集成电路设计中心有限公司

Inventor： 刘晓飞 ,  刘新宇 ,  肖天昊

IPC: H03K17/28 ,  H03K17/284

Abstract: 本发明涉及一种用于实现纳米级延时的电路结构，其特点是：包括晶体管M1～M13，晶体管M1、M2、M3、M4、M5相互并联，各自的源端分别连接电源，各自的漏端分别连接，晶体管M6的漏端与栅级和晶体管M7的栅级，晶体管M6、M7组成一个电流镜，晶体管M7、M8串联，晶体管M8、M9组成缓冲器的第一级反相器，晶体管M10，M11，M12，M13，串联组成缓冲器的第二级反相器，缓冲器的充、放电电流受到数字控制电流源的控制，当晶体管M5常开时，通过开启或者关闭M1～M4来调整流过缓冲器的电流，实现延时变化。采用本发明后，数字控制向量直接对应延时值，降低了设计难度，提高电路的可重用性。

公开(公告)号：CN104424149A

公开(公告)日：2015-03-18

申请号：CN201310377741.7

申请日：2013-08-27

Applicant: 苏州中科集成电路设计中心有限公司

Inventor： 刘晓飞 ,  顾正明 ,  刘新宇 ,  严天鸣

IPC: G06F13/40

CPC classification number: G06F13/4018

Abstract: 本发明涉及一种分体式数据流可控制可观测式高速串行接收装置，包括有装置本体，装置本体上设置有差分信号输入端口，其特点是：差分信号输入端口上设置有ASIC接收组件，ASIC接收装置的通讯端口上连接有片外缓冲组件。由此，整个SerDes接收电路均可以采用ASIC实现。并且，片上结构不再含有弹性缓冲模块，主要依靠数据恢复时钟驱动，时钟数量减少1个，从而精简了时钟域简化了时序逻辑设计。此外，由于片外弹性缓冲模块是通过FPGA来实现的，其可配置性和可观测性大大提高。

公开(公告)号：CN101729047B

公开(公告)日：2012-06-20

申请号：CN200810155275.7

申请日：2008-10-29

Applicant: 苏州中科集成电路设计中心有限公司

Inventor： 刘晓飞 ,  刘新宇 ,  肖天昊

IPC: H03K17/28 ,  H03K17/284

Abstract: 本发明涉及一种用于实现纳米级延时的电路结构，其特点是：包括晶体管M1～M13，晶体管M1、M2、M3、M4、M5相互并联，各自的源端分别连接电源，各自的漏端分别连接，晶体管M6的漏端与栅级和晶体管M7的栅级，晶体管M6、M7组成一个电流镜，晶体管M7、M8串联，晶体管M8、M9组成缓冲器的第一级反相器，晶体管M10，M11，M12，M13，串联组成缓冲器的第二级反相器，缓冲器的充、放电电流受到数字控制电流源的控制，当晶体管M5常开时，通过开启或者关闭M1～M4来调整流过缓冲器的电流，实现延时变化。采用本发明后，数字控制向量直接对应延时值，降低了设计难度，提高电路的可重用性。