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公开(公告)号：CN108735744B
公开(公告)日：2021-02-02
申请号：CN201710264658.7
申请日：2017-04-21
申请人： 联华电子股份有限公司 , 福建省晋华集成电路有限公司
IPC分类号： H01L27/108
摘要： 本发明公开一种半导体存储装置以及其制作方法。该半导体存储装置包括一半导体基底、一第一支撑层、一第一电极、一电容介电层以及一第二电极。第一支撑层设置于半导体基底上，第一电极设置于半导体基底上且贯穿第一支撑层。电容介电层设置于第一电极上，而第二电极设置于半导体基底上，且至少部分的电容介电层设置于第一电极与第二电极之间。第一支撑层包括一掺杂碳的氮化物层，且第一支撑层的一下部的碳浓度高于第一支撑层的一上部的碳浓度。
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公开(公告)号：CN108281423B
公开(公告)日：2020-11-10
申请号：CN201611261914.9
申请日：2016-12-30
申请人： 联华电子股份有限公司 , 福建省晋华集成电路有限公司
IPC分类号： H01L27/108 , H01L21/77
摘要： 本发明公开一种制作半导体元件的方法，包括：首先提供一基底，该基底上具有一存储区以及一周边区，然后形成一第一埋入式栅极以及一第二埋入式栅极于存储区的基底内，形成一第一硅层于周边区的基底上，形成一堆叠层于第一硅层上，形成一外延层于第一埋入式栅极与第二埋入式栅极间的基底上以及形成一第二硅层于存储区的外延层上以及周边区的堆叠层上。
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公开(公告)号：CN107968045B
公开(公告)日：2020-11-10
申请号：CN201610913373.7
申请日：2016-10-20
申请人： 联华电子股份有限公司 , 福建省晋华集成电路有限公司
IPC分类号： H01L21/027
摘要： 本发明公开一种蚀刻方法，包括下列步骤。首先，提供一基底，基底上定义有第一区以及与第一区相邻的第二区。于基底上形成一材料层，并于材料层上形成一图案化掩模。图案化掩模包括一第一部与一第二部。第一部覆盖位于第一区的材料层。第二部对应第二区，且第二部包括一格状结构。格状结构包括多个开口与多个遮蔽部。各开口暴露出的位于第二区的材料层。各遮蔽部位于相邻的开口之间，且各遮蔽部覆盖的位于第二区的材料层。进行一等向性蚀刻，用以移除被开口所暴露的材料层以及被遮蔽部所覆盖的材料层。
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公开(公告)号：CN107968045A
公开(公告)日：2018-04-27
申请号：CN201610913373.7
申请日：2016-10-20
申请人： 联华电子股份有限公司 , 福建省晋华集成电路有限公司
IPC分类号： H01L21/027
摘要： 本发明公开一种蚀刻方法，包括下列步骤。首先，提供一基底，基底上定义有第一区以及与第一区相邻的第二区。于基底上形成一材料层，并于材料层上形成一图案化掩模。图案化掩模包括一第一部与一第二部。第一部覆盖位于第一区的材料层。第二部对应第二区，且第二部包括一格状结构。格状结构包括多个开口与多个遮蔽部。各开口暴露出的位于第二区的材料层。各遮蔽部位于相邻的开口之间，且各遮蔽部覆盖的位于第二区的材料层。进行一等向性蚀刻，用以移除被开口所暴露的材料层以及被遮蔽部所覆盖的材料层。
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公开(公告)号：CN108630698B
公开(公告)日：2019-10-18
申请号：CN201710180914.4
申请日：2017-03-24
申请人： 联华电子股份有限公司 , 福建省晋华集成电路有限公司
IPC分类号： H01L27/11563
摘要： 本发明公开一种半导体存储装置及其形成方法，该半导体存储装置包含基底、多个位线、栅极结构、侧壁层与第一间隙壁。基底包含存储区与周边区，多个位线是设置在基底上，并位于存储区内，而栅极结构则是设置在基底上，并位于周边区内。侧壁层覆盖多个位线与栅极结构的一侧壁。第一间隙壁则是设置在栅极结构的两侧，并覆盖在侧壁层上。
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公开(公告)号：CN108695325B
公开(公告)日：2019-08-23
申请号：CN201710224324.7
申请日：2017-04-07
申请人： 联华电子股份有限公司 , 福建省晋华集成电路有限公司
IPC分类号： H01L27/108
摘要： 本发明公开一种动态随机存取存储器元件，其特征在于包含一基底、二埋入式字线以及一位线接触插塞。基底包含一第一主动区，其中第一主动区沿着一第一方向延伸。埋入式字线设置于基底中且跨设第一主动区，其中二埋入式字线沿着一第二方向延伸。位线接触插塞设置于基底上且重叠二埋入式字线之间的第一主动区，其中一第一边、一第二边、一第三边以及一第四边围绕成位线接触插塞，且第一边平行第三边而沿着一第三方向延伸，第二边平行第四边而沿着一第四方向延伸，其中第一方向平行第三方向且第二方向平行第四方向。
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公开(公告)号：CN109935588A
公开(公告)日：2019-06-25
申请号：CN201711364213.2
申请日：2017-12-18
申请人： 联华电子股份有限公司 , 福建省晋华集成电路有限公司
IPC分类号： H01L27/108 , H01L21/8242
摘要： 本发明公开一种存储器及其制作方法。该存储器的制作方法包含提供一基底，在基底中形成绝缘结构，定义出多个主动区。多条字符线形成在基底中，将各主动区区分成两个端部以及一个中间部。在基底上形成一图案化掩模层，包含多个岛状图案，各覆盖两相邻端部。以图案化掩模层为蚀刻掩模对基底进行第一蚀刻制作工艺，形成多个岛状结构以及围绕该多个岛状结构的一第一凹陷区域。在基底上形成多条穿越第一凹陷区域并且横跨主动区中间部的位线，其中岛状结构以及第一凹陷区域自该多条位线之间显露出来。
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公开(公告)号：CN108735744A
公开(公告)日：2018-11-02
申请号：CN201710264658.7
申请日：2017-04-21
申请人： 联华电子股份有限公司 , 福建省晋华集成电路有限公司
IPC分类号： H01L27/108
摘要： 本发明公开一种半导体存储装置以及其制作方法。该半导体存储装置包括一半导体基底、一第一支撑层、一第一电极、一电容介电层以及一第二电极。第一支撑层设置于半导体基底上，第一电极设置于半导体基底上且贯穿第一支撑层。电容介电层设置于第一电极上，而第二电极设置于半导体基底上，且至少部分的电容介电层设置于第一电极与第二电极之间。第一支撑层包括一掺杂碳的氮化物层，且第一支撑层的一下部的碳浓度高于第一支撑层的一上部的碳浓度。
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公开(公告)号：CN108346660B
公开(公告)日：2021-12-28
申请号：CN201710059512.9
申请日：2017-01-24
申请人： 联华电子股份有限公司 , 福建省晋华集成电路有限公司
IPC分类号： H01L27/108 , H01L21/8242
摘要： 本发明公开一种半导体元件及其形成方法，半导体元件包含多个位线、多个导电图案、多个接触垫与间隙壁。位线朝向第一方向延伸。导电图案同样是朝向第一方向延伸，位线与导电图案在与第一方向垂直的第二方向上彼此交错排列；接触垫是设置在导电图案与位线上并排列成一矩阵。间隙壁是设置在位线与导电图案之间并位于接触垫下方，其中间隙壁包含三层结构，其包含第一层、第二层以及第三层，第二层包含多个空隙层且各空隙层彼此分隔地沿着第一方向排列。
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公开(公告)号：CN108389860B
公开(公告)日：2021-06-22
申请号：CN201710063718.9
申请日：2017-02-03
申请人： 联华电子股份有限公司 , 福建省晋华集成电路有限公司
IPC分类号： H01L27/108
摘要： 本发明公开一种半导体装置，包含基底、多个主动区、多个位线与多个虚置位线。基底包含有存储器区与周边区。多个主动区是定义在基底上，而多个位线则是彼此平行且分隔地设置在基底上，并位于存储器区内且横跨主动区。多个虚置位线设置在位线的一侧，虚置位线彼此连接且各虚置位线之间具有不同的间距。
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