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公开(公告)号：CN111724840B
公开(公告)日：2022-05-17
申请号：CN202010358853.8
申请日：2020-04-29
Applicant: 福州大学
Abstract: 本发明提供了一种基于磁隧道结的电路及基于磁隧道结的器件。该基于磁隧道结的电路包括存储阵列模块、多路位线选择器、自适应补偿模块及灵敏放大模块。该基于磁隧道结的电路能够根据一参考电压对灵敏放大模块的输入端所需的电压信号进行自适应补偿，以加快所述灵敏放大模块输出稳定的电压差或者比较结果的速度，缩短预充电的时间和数据读取周期，保证能正确地读取出存储阵列模块中相应的数据，提高器件数据读取速度，且进一步使得存储阵列模块能用于数据的逻辑运算，且能保证逻辑运算的正确进行，由此实现存算一体功能，还能提升器件的逻辑运算速度和数据吞吐量。
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公开(公告)号：CN111865300A
公开(公告)日：2020-10-30
申请号：CN202010653669.6
申请日：2020-07-08
Applicant: 福州大学
Abstract: 本发明提供了一种应用于双环路延迟锁相环的可编程数字控制延迟线，可以提供两种分辨率的延迟量，一种低分辨率的延迟量，另一种高分辨率的延迟量。本发明的延迟线主要由第一延迟线和第二延迟线组成。第一延迟线主要有双延迟时间单元和单延迟时间单元组成。第二延迟线主要有双延迟时间单元组成。双延迟单元由两个MUX构成，在基于时间数字转换器的锁相环中提供偶数个MUX的固有延迟时间，第二种单延迟单元由三个MUX构成，在基于时间数字转换器的锁相环中提供奇数个MUX的固有延迟时间，通过控制字来改变输入信号的路径来达到粗调和精调的目的。同时可编程数字控制延迟线可以作为两个时间数字转换器的组成部分，也可以用于双环延迟锁相环的数字控制延迟线。
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公开(公告)号：CN111865300B
公开(公告)日：2022-05-17
申请号：CN202010653669.6
申请日：2020-07-08
Applicant: 福州大学
Abstract: 本发明提供了一种应用于双环路延迟锁相环的可编程数字控制延迟线，可以提供两种分辨率的延迟量，一种低分辨率的延迟量，另一种高分辨率的延迟量。本发明的延迟线主要由第一延迟线和第二延迟线组成。第一延迟线主要有双延迟时间单元和单延迟时间单元组成。第二延迟线主要有双延迟时间单元组成。双延迟单元由两个MUX构成，在基于时间数字转换器的锁相环中提供偶数个MUX的固有延迟时间，第二种单延迟单元由三个MUX构成，在基于时间数字转换器的锁相环中提供奇数个MUX的固有延迟时间，通过控制字来改变输入信号的路径来达到粗调和精调的目的。同时可编程数字控制延迟线可以作为两个时间数字转换器的组成部分，也可以用于双环延迟锁相环的数字控制延迟线。
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公开(公告)号：CN111724840A
公开(公告)日：2020-09-29
申请号：CN202010358853.8
申请日：2020-04-29
Applicant: 福州大学
Abstract: 本发明提供了一种基于磁隧道结的电路及基于磁隧道结的器件。该基于磁隧道结的电路包括存储阵列模块、多路位线选择器、自适应补偿模块及灵敏放大模块。该基于磁隧道结的电路能够根据一参考电压对灵敏放大模块的输入端所需的电压信号进行自适应补偿，以加快所述灵敏放大模块输出稳定的电压差或者比较结果的速度，缩短预充电的时间和数据读取周期，保证能正确地读取出存储阵列模块中相应的数据，提高器件数据读取速度，且进一步使得存储阵列模块能用于数据的逻辑运算，且能保证逻辑运算的正确进行，由此实现存算一体功能，还能提升器件的逻辑运算速度和数据吞吐量。
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