公开(公告)号：CN112819140B

公开(公告)日：2022-06-24

申请号：CN202110140882.1

申请日：2021-02-02

Applicant: 电子科技大学

Inventor： 李建清 ,  谢安东 ,  王宏

IPC: G06N3/04 ,  G06N3/08 ,  G06K9/00 ,  G06F15/78

Abstract: 一种基于OpenCL标准在FPGA上对信号识别卷积神经网络的加速方法，在CPU主机端构建一维卷积神经网络；一维信号数据和训练得到用于信号数据卷积的权重和偏置数据，读入到FPGA全局内存；每进入卷积神经网络一层，将计算所需数据读入到FPGA全局内存，并调用相应核函数在FGPA上做运算，运算结束后将结果返回CPU主机端；整个卷积神经网络运算结果返回CPU，并记录运算耗时。本发明CPU+FPGA异构架构能更好的实现高性能并行计算，同时FPGA具有很大的数据吞吐量，对浮点的计算能力高于CPU的计算能力，更适合数据密集型计算任务，在保持神经网络算法精确度的情况下，大幅提高了卷积神经网络算法速度。

公开(公告)号：CN112819140A

公开(公告)日：2021-05-18

申请号：CN202110140882.1

申请日：2021-02-02

Applicant: 电子科技大学

Inventor： 李建清 ,  谢安东 ,  王宏

IPC: G06N3/04 ,  G06N3/08 ,  G06K9/00 ,  G06F15/78

Abstract: 一种基于OpenCL标准在FPGA上对信号识别卷积神经网络的加速方法，在CPU主机端构建一维卷积神经网络；一维信号数据和训练得到用于信号数据卷积的权重和偏置数据，读入到FPGA全局内存；每进入卷积神经网络一层，将计算所需数据读入到FPGA全局内存，并调用相应核函数在FGPA上做运算，运算结束后将结果返回CPU主机端；整个卷积神经网络运算结果返回CPU，并记录运算耗时。本发明CPU+FPGA异构架构能更好的实现高性能并行计算，同时FPGA具有很大的数据吞吐量，对浮点的计算能力高于CPU的计算能力，更适合数据密集型计算任务，在保持神经网络算法精确度的情况下，大幅提高了卷积神经网络算法速度。