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公开(公告)号：CN103295625A
公开(公告)日：2013-09-11
申请号：CN201310146345.3
申请日：2002-10-22
申请人： 瑞萨电子株式会社
IPC分类号： G11C11/413
CPC分类号： G11C11/419 , G11C5/146 , G11C5/147 , G11C11/4125 , G11C11/417 , G11C2207/2227
摘要： 本发明涉及混合装配有逻辑电路和SRAM电路的系统LSI，特别是涉及减小漏电流，减小备用状态的功耗的半导体器件。在系统LSI中的逻辑电路上设置电源开关，在备用时，切断该开关以减小漏电流。同时，在SRAM电路中，控制衬底偏压以减小漏电流。
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公开(公告)号：CN101488366B
公开(公告)日：2012-05-30
申请号：CN200910007435.8
申请日：2002-10-22
申请人： 瑞萨电子株式会社
IPC分类号： G11C11/417 , G11C5/14
CPC分类号： G11C11/419 , G11C5/146 , G11C5/147 , G11C11/4125 , G11C11/417 , G11C2207/2227
摘要： 本发明涉及混合装配有逻辑电路和SRAM电路的系统LSI，特别是涉及减小漏电流，减小备用状态的功耗的半导体器件。在系统LSI中的逻辑电路上设置电源开关，在备用时，切断该开关以减小漏电流。同时，在SRAM电路中，控制衬底偏压以减小漏电流。
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公开(公告)号：CN102324250B
公开(公告)日：2013-08-14
申请号：CN201110264387.8
申请日：2002-10-22
申请人： 瑞萨电子株式会社
IPC分类号： G11C11/417 , G11C5/14
CPC分类号： G11C11/419 , G11C5/146 , G11C5/147 , G11C11/4125 , G11C11/417 , G11C2207/2227
摘要： 本发明涉及混合装配有逻辑电路和SRAM电路的系统LSI，特别是涉及减小漏电流，减小备用状态的功耗的半导体器件。在系统LSI中的逻辑电路上设置电源开关，在备用时，切断该开关以减小漏电流。同时，在SRAM电路中，控制衬底偏压以减小漏电流。
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公开(公告)号：CN108053849A
公开(公告)日：2018-05-18
申请号：CN201810013684.7
申请日：2002-10-22
申请人： 瑞萨电子株式会社
IPC分类号： G11C5/14 , G11C11/417
CPC分类号： G11C11/419 , G11C5/146 , G11C5/147 , G11C11/4125 , G11C11/417 , G11C2207/2227
摘要： 本发明涉及半导体器件。本发明涉及混合装配有逻辑电路和SRAM电路的系统LSI，特别是涉及减小漏电流，减小备用状态的功耗的半导体器件。在系统LSI中的逻辑电路上设置电源开关，在备用时，切断该开关以减小漏电流。同时，在SRAM电路中，控制衬底偏压以减小漏电流。
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公开(公告)号：CN105513626A
公开(公告)日：2016-04-20
申请号：CN201510869949.X
申请日：2002-10-22
申请人： 瑞萨电子株式会社
IPC分类号： G11C7/10 , G11C7/22 , G11C11/4074 , G11C11/4076
CPC分类号： G11C11/419 , G11C5/146 , G11C5/147 , G11C11/4125 , G11C11/417 , G11C2207/2227 , G11C11/4074 , G11C7/1045 , G11C7/22 , G11C11/4076 , G11C2207/104
摘要： 本发明涉及混合装配有逻辑电路和SRAM电路的系统LSI，特别是涉及减小漏电流，减小备用状态的功耗的半导体器件。在系统LSI中的逻辑电路上设置电源开关，在备用时，切断该开关以减小漏电流。同时，在SRAM电路中，控制衬底偏压以减小漏电流。
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公开(公告)号：CN102324250A
公开(公告)日：2012-01-18
申请号：CN201110264387.8
申请日：2002-10-22
申请人： 瑞萨电子株式会社
IPC分类号： G11C11/417 , G11C5/14
CPC分类号： G11C11/419 , G11C5/146 , G11C5/147 , G11C11/4125 , G11C11/417 , G11C2207/2227
摘要： 本发明涉及混合装配有逻辑电路和SRAM电路的系统LSI，特别是涉及减小漏电流，减小备用状态的功耗的半导体器件。在系统LSI中的逻辑电路上设置电源开关，在备用时，切断该开关以减小漏电流。同时，在SRAM电路中，控制衬底偏压以减小漏电流。
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公开(公告)号：CN105513626B
公开(公告)日：2018-06-08
申请号：CN201510869949.X
申请日：2002-10-22
申请人： 瑞萨电子株式会社
IPC分类号： G11C7/10 , G11C7/22 , G11C11/4074 , G11C11/4076
CPC分类号： G11C11/419 , G11C5/146 , G11C5/147 , G11C11/4125 , G11C11/417 , G11C2207/2227
摘要： 本发明涉及混合装配有逻辑电路和SRAM电路的系统LSI，特别是涉及减小漏电流，减小备用状态的功耗的半导体器件。在系统LSI中的逻辑电路上设置电源开关，在备用时，切断该开关以减小漏电流。同时，在SRAM电路中，控制衬底偏压以减小漏电流。
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公开(公告)号：CN103295625B
公开(公告)日：2016-05-18
申请号：CN201310146345.3
申请日：2002-10-22
申请人： 瑞萨电子株式会社
IPC分类号： G11C11/413
CPC分类号： G11C11/419 , G11C5/146 , G11C5/147 , G11C11/4125 , G11C11/417 , G11C2207/2227
摘要： 本发明涉及混合装配有逻辑电路和SRAM电路的系统LSI，特别是涉及减小漏电流，减小备用状态的功耗的半导体器件。在系统LSI中的逻辑电路上设置电源开关，在备用时，切断该开关以减小漏电流。同时，在SRAM电路中，控制衬底偏压以减小漏电流。
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