公开(公告)号：CN110716693B

公开(公告)日：2024-02-13

申请号：CN201910610918.0

申请日：2019-07-08

Applicant: 瑞萨电子株式会社

Inventor： 仓藤崇 ,  山本智志

IPC: G06F3/06

Abstract: 本申请涉及信息处理器件和控制方法。主机发出当数据更新处理中断时指定的有效数据。控制单元3在存储单元2中存储：第二更新状态标志8_2，其指示第一更新状态标志8_1的更新状态；和第二数据6_2，其指示第一数据6_1的更新状态；以及第三更新状态标志8_3，其指示有效指令标志7的更新状态。当基于有效指令标志7的确定是不可能时，使用数据确定单元4基于第一更新状态标志8_1、第二更新状态标志8_2和第三更新状态标志8_3的值确定第一数据6_1和第二数据6_2中的哪一个数据是有效的。

公开(公告)号：CN110716693A

公开(公告)日：2020-01-21

申请号：CN201910610918.0

申请日：2019-07-08

Applicant: 瑞萨电子株式会社

Inventor： 仓藤崇 ,  山本智志

IPC: G06F3/06

Abstract: 本申请涉及信息处理器件和控制方法。主机发出当数据更新处理中断时指定的有效数据。控制单元3在存储单元2中存储：第二更新状态标志8_2，其指示第一更新状态标志8_1的更新状态；和第二数据6_2，其指示第一数据6_1的更新状态；以及第三更新状态标志8_3，其指示有效指令标志7的更新状态。当基于有效指令标志7的确定是不可能时，使用数据确定单元4基于第一更新状态标志8_1、第二更新状态标志8_2和第三更新状态标志8_3的值确定第一数据6_1和第二数据6_2中的哪一个数据是有效的。