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公开(公告)号：CN116737440A
公开(公告)日：2023-09-12
申请号：CN202310690059.7
申请日：2023-06-12
Applicant: 湖南大学
Abstract: 本发明公开了一种Arm架构分支记录缓冲区的并发错误检测方法及系统，利用性能监控单元的事件计数器计算已记录的分支记录数，若所述事件计数器的计数值已达到阈值，则性能监控单元触发中断处理程序；读取分支记录缓冲区内最新的一条分支记录，中断处理程序成功跳转执行的最后位置即发生并发错误的位置。本发明利用硬件机制来记录程序执行的路径，不需要修改程序的源代码，恢复执行流的过程是借助分支记录缓冲区来获得分支指令的分支记录，该过程由硬件组件分支记录缓冲区获取，且分支记录缓冲区上下文切换和在线阅读成本低，所以开销几乎为零。
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