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公开(公告)号：CN101533891B
公开(公告)日：2011-06-29
申请号：CN200910081636.2
申请日：2009-04-07
Applicant: 清华大学
Abstract: 本发明公开了新材料与微电子技术交叉领域一种非易失性阻变存储器结构及其制备方法。该结构包括硅衬底，以及在所述硅衬底上依次覆盖的氧化硅电介质层、钛粘附层、铂底电极层、第一氧化锌电介质层、钨纳米晶电荷存储层、第二氧化锌电介质层以及顶电极材料层，通过在氧化锌电介质中包埋钨纳米晶作为电荷存储层，利用钨纳米晶对电子的捕获/释放作用实现器件高低阻值之间的转变。本发明的结构提高了非易失性存储单元的编程/擦除速度，降低了编程/擦除电压，提高了数据保持特性以及编程/擦除耐受性等存储性能；制备方法简便，并兼容于传统CMOS硅平面工艺。
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Patent Agency Ranking
公开(公告)号：CN101110463A
公开(公告)日：2008-01-23
申请号：CN200710118646.X
申请日：2007-07-11
Applicant: 清华大学
Abstract: 本发明公开了属于新材料制备技术领域的一种具有大的压电常数和高电阻率的ZnO薄膜。本发明使用Cu、Ni元素共掺杂对ZnO体系进行掺杂改性的方法，由于掺杂后ZnO薄膜c轴择优取向度提高，薄膜的点阵参数变小，并且平均等效原子电荷数变大，因而压电性比掺杂前明显提高，而Cu、Ni二价离子3d层的空能态还能俘获薄膜中的自由电子，因此具有提高薄膜电阻率的效果。经过掺杂改性后的ZnO薄膜在常温下表现出优异的压电特性和高的电阻率：d33(d33＞14pC/N)和高的电阻率(ρ＞1010Ω·cm)。
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公开(公告)号：CN100521273C
公开(公告)日：2009-07-29
申请号：CN200710118646.X
申请日：2007-07-11
Applicant: 清华大学
Abstract: 本发明公开了属于新材料制备技术领域的一种具有大的压电常数和高电阻率的ZnO薄膜。本发明使用Cu、Ni元素共掺杂对ZnO体系进行掺杂改性的方法，由于掺杂后ZnO薄膜c轴择优取向度提高，薄膜的点阵参数变小，并且平均等效原子电荷数变大，因而压电性比掺杂前明显提高，而Cu、Ni二价离子3d层的空能态还能俘获薄膜中的自由电子，因此具有提高薄膜电阻率的效果。经过掺杂改性后的ZnO薄膜在常温下表现出优异的压电特性和高的电阻率：d33(d33＞14pC/N)和高的电阻率(ρ＞1010Ω·cm)。
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公开(公告)号：CN101104566A
公开(公告)日：2008-01-16
申请号：CN200710118962.7
申请日：2007-06-15
Applicant: 清华大学
Abstract: 一种具有铁电性的V掺杂ZnO薄膜及其制备方法，属于存储器材料制备领域，特别涉及铁电体薄膜材料的制备。其组成中，V含量为0.2～2.0at.％，Zn和V的总含量为50at.％，其余为O；该薄膜可用反应溅射的方式制备，所用靶材为纯锌和纯钒的复合靶，钒与锌靶的接触面积为锌靶面积的4～9.5％，反应气体为纯氩和纯氧，氩气和氧气的比例为1∶3至1∶1，背景真空压力小于5×10－4Pa，溅射气体总压力0.8Pa，基片温度为100～500℃。该薄膜在常温下显示出较好的剩余极化，具有沿c轴方向的择优取向，与硅基材的附着力和介电性能也都较好。
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公开(公告)号：CN101533891A
公开(公告)日：2009-09-16
申请号：CN200910081636.2
申请日：2009-04-07
Applicant: 清华大学
Abstract: 本发明公开了新材料与微电子技术交叉领域一种非易失性阻变存储器结构及其制备方法。该结构包括硅衬底，以及在所述硅衬底上依次覆盖的氧化硅电介质层、钛粘附层、铂底电极层、第一氧化锌电介质层、钨纳米晶电荷存储层、第二氧化锌电介质层以及顶电极材料层，通过在氧化锌电介质中包埋钨纳米晶作为电荷存储层，利用钨纳米晶对电子的捕获/释放作用实现器件高低阻值之间的转变。本发明的结构提高了非易失性存储单元的编程/擦除速度，降低了编程/擦除电压，提高了数据保持特性以及编程/擦除耐受性等存储性能；制备方法简便，并兼容于传统CMOS硅平面工艺。
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公开(公告)号：CN101118948A
公开(公告)日：2008-02-06
申请号：CN200710121299.6
申请日：2007-09-03
Applicant: 清华大学
Abstract: 本发明公开了属于新材料领域的一种具有大的压电常数和高电阻率的ZnO薄膜材料。具有压电常数d33＝55－110pC/N和高的电阻率ρ＞1011Ω·cm的ZnO薄膜材料。本发明使用V掺杂对ZnO体系进行掺杂改性，由于掺杂后ZnO薄膜产生了铁电性，因而使得压电性能大幅度提高；此外c轴择优取向度提高，薄膜的点阵参数c变小，并且平均等效原子电荷数变大也都使得压电性比掺杂前有所提高。由于V4+或V5+离子的3d层具有很多空能态，能够俘获薄膜中的自由电子，获得结构简单、成本低廉。经过掺杂改性后的ZnO薄膜在常温下表现出大的压电常数和高的电阻率。
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