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公开(公告)号：CN102724384A
公开(公告)日：2012-10-10
申请号：CN201210208898.2
申请日：2012-06-19
Applicant: 清华大学
Abstract: 本发明提出了一种立体视频字幕检测方法及使用该方法的系统。该立体视频字幕检测系统包括延迟模块、求边缘模块、求平均值模块、确定字幕区域模块和存储单元阵列。该立体视频字幕检测方法包括：输入视频同步信号和视频数据;提取视频格式信息并确定字幕检测窗格尺寸；对输入视频同步信号进行延迟处理；计算视频数据边缘的绝对值之和并对结果求取行平均值和列平均值；将平均值结果与阈值进行比较，确定列平均值对应的窗格是否属于字幕区域。本发明采用可编程器件编程检测字幕区域，具有体积小、成本低、高效快速的优点，这种应用于硬件的字幕区域检测方法，能够实时检测出字幕，可以用于后续的字幕识别、提取视频信息、改善立体转换效果等方面。
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公开(公告)号：CN103279309B
公开(公告)日：2015-12-23
申请号：CN201310180043.8
申请日：2013-05-15
Applicant: 清华大学
Abstract: 本发明提出一种基于FPGA的DDR控制装置及方法，其中装置包括：输入数据缓存、输出数据缓存、读写控制模块、DDR芯片驱动模块和DDR芯片IP核。DDR芯片驱动模块与DDR芯片IP核、读写控制模块、输入数据缓存和输出数据缓存相连，在DDR芯片驱动模块工作时钟下工作，用于通过DDR芯片IP核控制DDR芯片的初始化，根据读写控制模块的写命令或者读命令，在写状态从输入数据缓存的片内存储器写入数据，或者在读状态向输出数据缓存的片内存储器读出数据。根据本发明实施例的基于FPGA的DDR控制装置，简化DDR芯片的操作，提高DDR芯片的工作效率，增加数据读写的灵活性，充分利用片内存储器提高片上资源的利用。
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公开(公告)号：CN102724384B
公开(公告)日：2015-01-14
申请号：CN201210208898.2
申请日：2012-06-19
Applicant: 清华大学
Abstract: 本发明提出了一种立体视频字幕检测方法及使用该方法的系统。该立体视频字幕检测系统包括延迟模块、求边缘模块、求平均值模块、确定字幕区域模块和存储单元阵列。该立体视频字幕检测方法包括：输入视频同步信号和视频数据；提取视频格式信息并确定字幕检测窗格尺寸；对输入视频同步信号进行延迟处理；计算视频数据边缘的绝对值之和并对结果求取行平均值和列平均值；将平均值结果与阈值进行比较，确定列平均值对应的窗格是否属于字幕区域。本发明采用可编程器件编程检测字幕区域，具有体积小、成本低、高效快速的优点，这种应用于硬件的字幕区域检测方法，能够实时检测出字幕，可以用于后续的字幕识别、提取视频信息、改善立体转换效果等方面。
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Patent Agency Ranking
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公开(公告)号：CN102611907A
公开(公告)日：2012-07-25
申请号：CN201210071651.0
申请日：2012-03-16
Applicant: 清华大学
IPC: H04N13/00
Abstract: 本发明提供一种多分辨率视频原地滤波方法及其装置，该方法包括以下步骤：S01：输入视频同步信号及视频数据；S02：从输入视频同步信号中提取视频格式信息以对输入视频同步信号进行延迟处理，并输出延迟视频同步信号；S03：对视频数据中同一行的连续的2n+1个数据求取行平均值；S04：判断视频数据是否属于对应行的前n列或后n列，并对对应的RAM执行写操作；S05：对从2n个RAM中读取的视频数据中前2n行对应列的数据和行平均值数据求取列平均值；S06：判断所求列平均值是否属于对应列的前n行或后n行，并对对应的RAM执行读操作。通过从输入的视频同步信号中提取相关信息作用于整个滤波过程，减少存储空间的使用及运算规模，节约硬件资源。
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公开(公告)号：CN102611907B
公开(公告)日：2014-04-09
申请号：CN201210071651.0
申请日：2012-03-16
Applicant: 清华大学
IPC: H04N13/00
Abstract: 本发明提供一种多分辨率视频原地滤波方法及其装置，该方法包括以下步骤：S01：输入视频同步信号及视频数据；S02：从输入视频同步信号中提取视频格式信息以对输入视频同步信号进行延迟处理，并输出延迟视频同步信号；S03：对视频数据中同一行的连续的2n+1个数据求取行平均值；S04：判断视频数据是否属于对应行的前n列或后n列，并对对应的RAM执行写操作；S05：对从2n个RAM中读取的视频数据中前2n行对应列的数据和行平均值数据求取列平均值；S06：判断所求列平均值是否属于对应列的前n行或后n行，并对对应的RAM执行读操作。通过从输入的视频同步信号中提取相关信息作用于整个滤波过程，减少存储空间的使用及运算规模，节约硬件资源。
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公开(公告)号：CN103279309A
公开(公告)日：2013-09-04
申请号：CN201310180043.8
申请日：2013-05-15
Applicant: 清华大学
Abstract: 本发明提出一种基于FPGA的DDR控制装置及方法，其中装置包括：输入数据缓存、输出数据缓存、读写控制模块、DDR芯片驱动模块和DDR芯片IP核。DDR芯片驱动模块与DDR芯片IP核、读写控制模块、输入数据缓存和输出数据缓存相连，在DDR芯片驱动模块工作时钟下工作，用于通过DDR芯片IP核控制DDR芯片的初始化，根据读写控制模块的写命令或者读命令，在写状态从输入数据缓存的片内存储器写入数据，或者在读状态向输出数据缓存的片内存储器读出数据。根据本发明实施例的基于FPGA的DDR控制装置，简化DDR芯片的操作，提高DDR芯片的工作效率，增加数据读写的灵活性，充分利用片内存储器提高片上资源的利用。
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