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公开(公告)号：CN119248594A
公开(公告)日：2025-01-03
申请号：CN202411760808.X
申请日：2024-12-03
Applicant: 浙江大学
IPC: G06F11/22
Abstract: 本发明公开了一种面向类脑计算芯片调试及运行的方法和系统，相比于现有技术而言，该系统包括上位机和下位机，上位机和下位机之间通过传输控制协议进行连接提高通信传输的可靠性，上位机中引入命令缓冲模块，上位机将通信数据和命令头打包放入命令缓冲模块中，实现上位机和下位机之间的一次性连接，减少了多次连接开销提高通信效率；在下位机中基于先进先出队列和握手机制的现场可编程门阵列的发送模块和接收模块起到了通信数据缓冲的作用，实现了通信数据的拥塞控制，降低通信复杂性。
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公开(公告)号：CN117793553A
公开(公告)日：2024-03-29
申请号：CN202311602046.6
申请日：2023-11-28
Applicant: 浙江大学
IPC: H04N25/47 , H04N25/707 , H04N7/01 , G06N3/049 , G06N3/0464
Abstract: 本发明公开了一种基于脉冲神经网络和事件相机的视频插帧方法，包括：获取低帧率RGB视频中的相邻两帧图像，以及通过事件相机采集的两帧中间对应时间段的事件流；根据所需重建图像的某一帧间时刻划分事件流，并将划分得到的正极性事件信息和负极性事件信息分别处理为按时间均匀切分的事件网格；基于脉冲神经网络构建并训练视频插帧模型，包括图像处理模块、事件流处理模块、基于事件引导的注意力模块、脉冲融合模块以及图像重建模块；利用训练完成的视频插帧模型基于帧图像和事件流对应的事件网格进行视频插帧，该方法能够在更低的计算量和能量消耗下，实现高能效的视频插帧。
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公开(公告)号：CN115904394B
公开(公告)日：2023-07-04
申请号：CN202310191337.4
申请日：2023-03-02
IPC: G06F8/41 , G06N3/0464 , G06N3/082
Abstract: 本发明公开一种面向众核架构的神经网络增量编译方法和装置，该方法包括：步骤一，获得前次编译结果，并复原为编译器对应的中间表示结构；步骤二，分别对前次编译的模型和当前编译的模型，进行逐层匹配，识别前次编译的模型和当前编译的模型之间产生的变化；步骤三，对产生变化的模型网络层完成增量分析得到增量数据，对与产生变化的网络层相连的层，递归地完成依赖性分析来确认重新编译最小集合；步骤四，对复原的中间表示结构进行解析，定位中间表示结构中涉及增量修改的节点，再进行增量填充和重编译；步骤五，对经过增量填充和重编译的中间表示结构进行部分序列化，生成编译结果文件。本发明能够减少重复编译优化的耗时，提高编译效率。
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公开(公告)号：CN115168281B
公开(公告)日：2023-01-03
申请号：CN202211098597.9
申请日：2022-09-09
IPC: G06F15/173 , G06N3/04 , G06N3/08
Abstract: 本发明涉及计算机高性能计算领域，尤其涉及一种基于禁忌搜索算法的神经网络片上映射方法和装置，该方法构造禁忌搜索表并使用基于启发式的迭代搜索过程，选取局部的片上网络的计算核心作为候选对象，建立整数规划模型并求解最优解，循环迭代不断降低映射解的目标代价函数，最后获得近似最优的部署方案；本发明方法给出的基于最近邻的构造策略和禁忌搜索算法的搜索策略，降低了神经网络模型映射后的目标机器的整体功耗和通信距离总和，极大提高了数据在片上网络的传输效率及整体计算速度。
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公开(公告)号：CN115022628A
公开(公告)日：2022-09-06
申请号：CN202210930753.7
申请日：2022-08-04
IPC: H04N19/103 , H04N19/91 , H04N19/93
Abstract: 本发明公开一种基于JPEG‑LS的高吞吐率无损图像压缩方法，包括：步骤一，访问图像存储器并读取图像，构建读取图像的待编码像素的因果模板；步骤二，计算待编码像素的邻近图像像素间的局部梯度值，若局部梯度值的绝对值小于等于近无损度，则对待编码像素进行游程编码，否则对局部梯度值进行量化、符号校正和合并后进行常规编码；步骤三，经步骤二的编码后输出编码码流，完成对读取图像的压缩编码，若未完成所述读取图像的压缩编码，则返回步骤一重新进行压缩编码。本发明可降低硬件实现复杂度，有效提高该图像压缩算法的时钟频率以及吞吐率。
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Patent Agency Ranking
公开(公告)号：CN114611686A
公开(公告)日：2022-06-10
申请号：CN202210511894.5
申请日：2022-05-12
Abstract: 本发明公开了基于可编程神经拟态核的突触延时实现系统及方法，包括可编程神经拟态核与拟态核级联扩展模块，可编程神经拟态核包括相互连接的时间信息空间化模块和多阈值脉冲发放模块，时间信息空间化模块分别与映射在网格的源神经元连接，多阈值脉冲发放模块与映射在网格的目标神经元连接；可编程神经拟态核将收到的源神经元不同时间步发放的脉冲转化到膜电位等内部状态上，根据多种发放阈值，采用多阈值脉冲发放方法，脉冲经过多种延时后发给目标神经元，拟态核可以级联，实现多个突触延时的累加。本发明可以同时实现多种突触延时，并且突触延时可扩展为任意延时要求。
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公开(公告)号：CN114117972B
公开(公告)日：2022-06-10
申请号：CN202210090997.9
申请日：2022-01-26
IPC: G06F30/327 , H03K19/20
Abstract: 本发明涉及异步电路之间的信号同步技术领域，具体涉及一种异步电路的同步装置和方法，装置包括发送模块、异步传输模块、接收模块、发送端时钟、接收端时钟，所述发送模块由发送端时钟驱动，产生、更新发送请求和数据，并通过寄存器打拍的方式同步发送响应信号；异步传输模块将来自发送模块的请求和数据异步传输至接收模块，同时产生发送响应信号；接收模块受接收端时钟驱动，通过寄存器打拍的方式同步接收请求信号，并在同步后的请求信号发生边沿跳变时采集有效数据，同时产生接收响应信号。本发明在避免跨时钟域数据传递亚稳态影响的前提下提高了数据传输效率，为人工智能芯片的大规模集成提供了良好的解决方案。
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公开(公告)号：CN113869507B
公开(公告)日：2022-04-15
申请号：CN202111456203.8
申请日：2021-12-02
Abstract: 本发明公开了一种基于脉动阵列的神经网络加速器卷积计算装置与方法，该装置的结构由64×64个同构的PE单元构成，组成脉动阵列的形式，包括多个权重输入通道，数据输入通道以及相应的数据（权重）选通有效信号。脉动阵列首行使能开始后，使能信号开始有效，所有数据计算完毕后，使能信号关闭。脉动阵列中权重数据由上往下传递，每个PE单元的计算结果和权重有效信号经过一级寄存器后输入到同一列的下一个PE单元中参与计算。脉动阵列中特征图数据和数据有效信号从左往右传递，经过一级寄存器后输入到一行的下一个PE单元中参与计算。
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公开(公告)号：CN113870273B
公开(公告)日：2022-03-25
申请号：CN202111456202.3
申请日：2021-12-02
Abstract: 本发明公开了一种基于脉动阵列的神经网络加速器特征图分割方法，包括：获取输入特征图、卷积核矩阵、卷积步长；根据滤波器维度和卷积步长，计算图像拆分步长；根据图像的拆分步长，计算当前子图像所在的行和列起始位置以及下一个子图像所在的行和列起始位置；若下一次拆分子图像行列数小于初始拆分子图像行列数，说明下一张拆分子图像已到最后侧，此时计算两者之差，得到行列数；若下一张拆分子图像行列数小于滤波器的行列数，则已不满足一次卷积计算，将其舍弃；将拆分特征图得到的子图像数据输入到脉动阵列中进行卷积运算。从而提高了数据利用率，同时减小卷积计算时间，提升效率。
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公开(公告)号：CN114202068A
公开(公告)日：2022-03-18
申请号：CN202210146722.2
申请日：2022-02-17
Applicant: 浙江大学
Abstract: 本发明公开了一种面向类脑计算芯片的自学习实现系统，包括支持神经拟态计算且能针对类脑计算芯片的局部神经元信息进行自学习的多个学习节点，每个学习节点包括：神经拟态计算模块，用于根据输入的前脉冲序列对神经元进行膜电位累加，并判断是否产生脉冲，将产生的后脉冲序列输出到目标学习节点；指令编码学习模块，用于根据参数可配置的公式化学习规则生成数据管理指令和权重更新指令，并分别实现学习信息存储模块中脉冲序列的管理和神经元连接权重的更新；学习信息存储模块，用于采用参数可配置的多阶脉冲滤波器对脉冲序列压缩叠加后进行存储空间共享的存储，还用于根据脉冲类型为压缩后的脉冲序列建立多索引。
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