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公开(公告)号：CN108959128B
公开(公告)日：2023-03-31
申请号：CN201810562960.5
申请日：2018-06-04
Applicant: 浙江大学
IPC: G06F12/14
Abstract: 本发明提供了一种Crypt‑SHA512加密算法的加速装置，包括由FPGA和CPU。FPGA包括存储单元、状态控制器、数据选择器以及流水计算单元；数据选择器的数量与消息分组的字节数相同；消息分组填充的数据的每个字节通过对应数据选择器由存储单元输送至流水计算单元。本发明还提供一种利用上述装置进行加速的方法；根据口令长度和固定的盐值长度对FPGA进行重构，令粗粒度数据通路与口令长度和盐值长度相对应，从而仅由迭代次数确定消息填充的方式；再利用数据选择器控制细粒度数据通路调整，实现每个时钟周期都有一个消息分组输入到流水计算单元中，使得数据流不间断地通过流水计算单元，不出现阻塞，加快计算速度。
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公开(公告)号：CN111626412B
公开(公告)日：2023-10-31
申请号：CN202010396802.4
申请日：2020-05-12
Applicant: 浙江大学
IPC: G06N3/063 , G06N3/0464 , G06F7/544 , G06F7/48
Abstract: 本发明提供了复数神经网络的一维卷积加速装置，包括加速装置模块和外部存储模块，加速装置模块包括复数计算单元和缓冲计算单元，缓冲计算单元包括一维卷积计算单元、权重缓冲和特征图缓冲，复数计算单元用于分别计算实部和虚部并将结果输出至输出特征图存储区，一维卷积计算单元用于从权重缓冲和特征图缓冲读取数据并分别进行计算，计算结果输出至复数计算单元，本发明还提供了基于上述装置的复数神经网络的一维卷积加速方法。本发明可提高计算单元利用率，针对复数数值存储格式，并行实部虚部计算，解决复数卷积的通道交叉问题，加速复数神经网络的一维卷积计算。
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公开(公告)号：CN113052299B
公开(公告)日：2022-05-31
申请号：CN202110283214.4
申请日：2021-03-17
Applicant: 浙江大学
Abstract: 本发明涉及神经网络算法及计算机硬件设计领域，具体为提出一种基于通信下界的神经网络存内计算装置及加速方法。本发明公开了一种基于通信下界的神经网络存内计算装置，包括处理器、外部存储器和神经网络加速装置。本发明还同时公开了利用上述基于通信下界的神经网络存内计算装置进行的加速方法。本发明以片外‑片上通信下界分析为理论支撑，利用输出特征图复用和卷积窗口复用，平衡权重复用和输入特征图复用，提出存内计算架构下的神经网络加速装置以及对应的数据流方案，从而减少片外‑片上数据访问量。
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Patent Agency Ranking
公开(公告)号：CN110335323B
公开(公告)日：2021-04-20
申请号：CN201910551465.9
申请日：2019-06-24
Applicant: 浙江大学
Abstract: 本发明公开了一种现场可编程逻辑门阵列器件的比特流图像化方法，包括图像化与自动标注；图像化：1.1)、对无关信息的去除：将数据锁定在FPGA可编程逻辑的逻辑部分中的CLB部分，其余信息在比特流图像化过程中舍去不予考虑；1.2)、采用对单个CLB进行图像恢复，并按照Device图中的二维阵列排列行数对这些单个CLB恢复图进行拼接，形成整幅比特流恢复图；自动标注：指定实现过程所利用的资源区域范围以及比特流输出文件名。本发明提供了一种全新的结合FPGA逻辑资源二维物理分布，将比特流中用于描述可配置资源的信息转化为映射关系较强的二维图像的算法，并实现模块功能的自动标注。
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公开(公告)号：CN113052299A
公开(公告)日：2021-06-29
申请号：CN202110283214.4
申请日：2021-03-17
Applicant: 浙江大学
Abstract: 本发明涉及神经网络算法及计算机硬件设计领域，具体为提出一种基于通信下界的神经网络存内计算装置及加速方法。本发明公开了一种基于通信下界的神经网络存内计算装置，包括处理器、外部存储器和神经网络加速装置。本发明还同时公开了利用上述基于通信下界的神经网络存内计算装置进行的加速方法。本发明以片外‑片上通信下界分析为理论支撑，利用输出特征图复用和卷积窗口复用，平衡权重复用和输入特征图复用，提出存内计算架构下的神经网络加速装置以及对应的数据流方案，从而减少片外‑片上数据访问量。
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公开(公告)号：CN110335323A
公开(公告)日：2019-10-15
申请号：CN201910551465.9
申请日：2019-06-24
Applicant: 浙江大学
Abstract: 本发明公开了一种现场可编程逻辑门阵列器件的比特流图像化方法，包括图像化与自动标注；图像化：1.1)、对无关信息的去除：将数据锁定在FPGA可编程逻辑的逻辑部分中的CLB部分，其余信息在比特流图像化过程中舍去不予考虑；1.2)、采用对单个CLB进行图像恢复，并按照Device图中的二维阵列排列行数对这些单个CLB恢复图进行拼接，形成整幅比特流恢复图；自动标注：指定实现过程所利用的资源区域范围以及比特流输出文件名。本发明提供了一种全新的结合FPGA逻辑资源二维物理分布，将比特流中用于描述可配置资源的信息转化为映射关系较强的二维图像的算法，并实现模块功能的自动标注。
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公开(公告)号：CN108959128A
公开(公告)日：2018-12-07
申请号：CN201810562960.5
申请日：2018-06-04
Applicant: 浙江大学
IPC: G06F12/14
CPC classification number: G06F12/1408
Abstract: 本发明提供了一种Crypt‑SHA512加密算法的加速装置，包括由FPGA和CPU。FPGA包括存储单元、状态控制器、数据选择器以及流水计算单元；数据选择器的数量与消息分组的字节数相同；消息分组填充的数据的每个字节通过对应数据选择器由存储单元输送至流水计算单元。本发明还提供一种利用上述装置进行加速的方法；根据口令长度和固定的盐值长度对FPGA进行重构，令粗粒度数据通路与口令长度和盐值长度相对应，从而仅由迭代次数确定消息填充的方式；再利用数据选择器控制细粒度数据通路调整，实现每个时钟周期都有一个消息分组输入到流水计算单元中，使得数据流不间断地通过流水计算单元，不出现阻塞，加快计算速度。
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公开(公告)号：CN111626412A
公开(公告)日：2020-09-04
申请号：CN202010396802.4
申请日：2020-05-12
Applicant: 浙江大学
Abstract: 本发明提供了复数神经网络的一维卷积加速装置，包括加速装置模块和外部存储模块，加速装置模块包括复数计算单元和缓冲计算单元，缓冲计算单元包括一维卷积计算单元、权重缓冲和特征图缓冲，复数计算单元用于分别计算实部和虚部并将结果输出至输出特征图存储区，一维卷积计算单元用于从权重缓冲和特征图缓冲读取数据并分别进行计算，计算结果输出至复数计算单元，本发明还提供了基于上述装置的复数神经网络的一维卷积加速方法。本发明可提高计算单元利用率，针对复数数值存储格式，并行实部虚部计算，解决复数卷积的通道交叉问题，加速复数神经网络的一维卷积计算。
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