公开(公告)号：CN112364985B

公开(公告)日：2023-07-18

申请号：CN202011269076.6

申请日：2020-11-13

Applicant: 河海大学

Inventor： 谢在鹏 ,  苑晨宇 ,  叶保留 ,  朱晓瑞 ,  屈志昊 ,  唐斌

IPC: G06N3/0464 ,  G06N3/08 ,  G06F17/16

Abstract: 本申请涉及一种基于分布式编码的卷积优化方法。该方法包括：将输入的初始矩阵分割成预设数量的分矩阵，分矩阵的大小为a×a；分别对各分矩阵进行编码，获得各编码矩阵，将各编码矩阵分别发送至对应的分节点；接收各分节点采用Winograd算法对编码矩阵进行卷积运算获得的分节点卷积运算结果；当接收到的分节点卷积运算结果个数达到预设值时，对接收到的各分节点卷积运算结果进行解码，获得各卷积结果；将各卷积结果进行拼接，获得最终卷积结果。通过Winograd算法计算卷积能够有效提升计算效率，分布式编码能够减轻straggler节点对于系统计算延迟的影响，缓解straggler节点拖慢系统执行任务时间的情况，从而提高了分布式系统运算速度。

公开(公告)号：CN114997381A

公开(公告)日：2022-09-02

申请号：CN202210445789.6

申请日：2022-04-26

Applicant: 河海大学

Inventor： 谢在鹏 ,  高国超 ,  苑晨宇

IPC: G06N3/063

Abstract: 本发明公开了一种神经网络全连接层硬件电路及其设计方法和使用方法。其中设计方法通过将神经网络的全连接层中的权值进行聚类，以聚类后形成的每一类权值的均值作为该类权值聚类后的权值，以聚类后每一类权值对应的特征值的集合作为聚类后的权值对应的特征值集合，并根据聚类后的权值与特征值集合设计二进制矩阵向量乘法器的电路结构。上述设计方法设计的硬件电路，减少权值数量，在保证现有二进制矩阵向量乘法器的准确性、仅需要较小额外硬件资源开销的同时提升推理吞吐量。

公开(公告)号：CN112364985A

公开(公告)日：2021-02-12

申请号：CN202011269076.6

申请日：2020-11-13

Applicant: 河海大学

Inventor： 谢在鹏 ,  苑晨宇 ,  叶保留 ,  朱晓瑞 ,  屈志昊 ,  唐斌

IPC: G06N3/04 ,  G06N3/08 ,  G06F17/16

Abstract: 本申请涉及一种基于分布式编码的卷积优化方法。该方法包括：将输入的初始矩阵分割成预设数量的分矩阵，分矩阵的大小为a×a；分别对各分矩阵进行编码，获得各编码矩阵，将各编码矩阵分别发送至对应的分节点；接收各分节点采用Winograd算法对编码矩阵进行卷积运算获得的分节点卷积运算结果；当接收到的分节点卷积运算结果个数达到预设值时，对接收到的各分节点卷积运算结果进行解码，获得各卷积结果；将各卷积结果进行拼接，获得最终卷积结果。通过Winograd算法计算卷积能够有效提升计算效率，分布式编码能够减轻straggler节点对于系统计算延迟的影响，缓解straggler节点拖慢系统执行任务时间的情况，从而提高了分布式系统运算速度。