公开(公告)号：CN118690717A

公开(公告)日：2024-09-24

申请号：CN202410871754.8

申请日：2024-07-01

Applicant: 桂林电子科技大学 ,  南宁桂电电子科技研究院有限公司

Inventor： 符强 ,  梁家瑞 ,  纪元法 ,  孙希延 ,  梁维彬 ,  白杨 ,  肖有军

IPC: G06F30/396 ,  G06F30/398 ,  G06F30/3312 ,  G06F30/337

Abstract: 本发明提供了一种结合早期时钟树与H‑tree的时钟树综合优化方法，该方法包括：1)提取底层子模块中和本层设计有时序检查关系的时钟延迟信息；2)进行常规时钟树综合，提取违例路径以及违例路径的前后级时序裕量；3)生成早期时钟树综合约束文件；4)进行H‑tree主干的布线；5)结合早期时钟树在H‑tree主干结构的基础上进行标准单元布局；6)生成常规时钟树综合约束文件；7)将需要插入Insertion delay的时钟叶节点以及插入的相应delay值加入到常规时钟树综合约束文件；8)将需要插入insertion delay的时钟叶节点单独接在一个或多个buffer上；9)进行H‑tree子树和有插入延时的叶节点的时钟树综合。本发明有效减少了时钟树的长度以及时钟树的偏差，减小了设计的功耗和时序收敛的难度。