公开(公告)号：CN102969309A

公开(公告)日：2013-03-13

申请号：CN201210316514.9

申请日：2012-08-30

Applicant: 株式会社东芝

Inventor： 进藤浩一郎 ,  岩本正次

IPC: H01L25/18 ,  H01L23/538 ,  H01L23/31

CPC classification number: H01L25/0657 ,  G11C5/06 ,  H01L23/3128 ,  H01L24/06 ,  H01L24/32 ,  H01L24/45 ,  H01L24/48 ,  H01L24/73 ,  H01L24/92 ,  H01L2224/04042 ,  H01L2224/06155 ,  H01L2224/32145 ,  H01L2224/32225 ,  H01L2224/45144 ,  H01L2224/45147 ,  H01L2224/48145 ,  H01L2224/48147 ,  H01L2224/48227 ,  H01L2224/73265 ,  H01L2224/92247 ,  H01L2225/06506 ,  H01L2225/0651 ,  H01L2225/06562 ,  H01L2924/1434 ,  H01L2924/15311 ,  H01L2924/181 ,  H01L2924/00012 ,  H01L2924/00 ,  H01L2924/00014

Abstract: 提供每系统抑制布线长度的差异并能实现高速工作的半导体封装。具备具有第1主面和对置于第1主面的第2主面的矩形的基板、安装于第1主面上的第1半导体芯片、叠层于第1半导体芯片上的1个以上的第2半导体芯片和叠层于1个以上的第2半导体芯片上的1个以上的第3半导体芯片；基板在第1主面上的第1边侧，具有与1个以上的第2半导体芯片的电极连接的第1连接端子和与第1连接端子电连接且与第1半导体芯片的第1电极连接的第3连接端子，在第1主面上的夹着第1半导体芯片与第1边对置的第2边侧，具有与1个以上的第3半导体芯片的第2电极连接的第2连接端子和与第2连接端子电连接且与第1半导体芯片的电极连接的第4连接端子。