公开(公告)号：CN112802524A

公开(公告)日：2021-05-14

申请号：CN202011268058.6

申请日：2020-11-13

申请人： 意法半导体股份有限公司

发明人： F·E·C·迪塞格尼 ,  M·F·佩罗尼 ,  C·托尔蒂 ,  G·斯卡迪诺

IPC分类号： G11C16/08 ,  G11C16/24 ,  G11C16/10 ,  G11C16/04

摘要： 本公开的各实施例涉及非易失性存储器装置以及用于选择字线的方法。一种非易失性存储器装置包括耦合到字线的存储器单元阵列和行解码器，该行解码器包括第一下拉级和第二下拉级，第一下拉级和第二下拉级被布置在阵列的相对侧上，并且对于每个第一字线，第一下拉级和第二下拉级分别包括对应的第一下拉开关电路和对应的第二下拉开关电路，第一下拉开关电路和第二下拉开关电路分别被耦合到第一字线的第一点和第二点。行解码器还包括上拉级，对于每个第一字线，上拉级包括对应的上拉开关电路，上拉开关电路是电可控的，以便：在取消选择第一字线的步骤中，将第一点耦合到电源节点；并且在选择第一字线的步骤中，将第一点从电源节点解耦。

公开(公告)号：CN213988308U

公开(公告)日：2021-08-17

申请号：CN202022626117.4

申请日：2020-11-13

申请人： 意法半导体股份有限公司

发明人： F·E·C·迪塞格尼 ,  M·F·佩罗尼 ,  C·托尔蒂 ,  G·斯卡迪诺

IPC分类号： G11C16/08 ,  G11C16/24 ,  G11C16/10 ,  G11C16/04

摘要： 本公开的实施例涉及非易失性存储器装置以及电子设备。非易失性存储器装置包括耦合到字线的存储器单元阵列和行解码器，行解码器包括第一和第二下拉级，第一和第二下拉级被布置在阵列的相对侧上，对于每个第一字线，第一和第二下拉级分别包括对应的第一和第二下拉开关电路，第一和第二下拉开关电路分别被耦合到第一字线的第一点和第二点。行解码器还包括上拉级，对于每个第一字线，上拉级包括对应的上拉开关电路，上拉开关电路是电可控的，以便：在取消选择第一字线的步骤中，将第一点耦合到电源节点；并且在选择第一字线的步骤中，将第一点从电源节点解耦。利用本公开的实施例，非对称解码器使得能够减小所使用的面积，而不会损害字线的选择质量。