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公开(公告)号：CN111279308B
公开(公告)日：2023-09-26
申请号：CN201880067059.9
申请日：2018-10-09
Applicant: 微软技术许可有限责任公司
Abstract: 当在指令集架构(ISA)之间转换处理器指令时减少被屏障指令的发出。实施例包括获取根据第一处理器ISA被格式化的(多个)处理器指令块。(多个)块包括执行存储器操作的指令，该存储器操作的执行次序基于第一处理器ISA的硬件存储器模型而被约束。基于对(多个)处理器指令块的分析，确定至少一个指令的存储器操作能够被使得在第二处理器ISA的硬件存储器模型中与次序无关。基于该确定，发出根据第二处理器ISA被格式化的一个或多个无屏障处理器指令。(多个)无屏障处理器指令被构造为在没有排序约束的情况下执行存储器操作。
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公开(公告)号：CN113646744A
公开(公告)日：2021-11-12
申请号：CN202080027019.9
申请日：2020-03-25
Applicant: 微软技术许可有限责任公司
Inventor： D·米霍克卡 , A·U·基尚 , P·M·塞奎拉·德朱斯托·特谢拉
IPC: G06F9/30
Abstract: 在使用要求对齐的访问的加载‑存储指令集架构(ISA)的处理器上，通过使用下一更大的二的幂将存储器访问加宽至对齐的地址(例如，4字节访问被加宽至8字节，并且8字节访问被加宽至16字节)，未对齐的原子存储器操作被执行。由加载‑存储ISA支持的包括移位、旋转和位域操纵的数据处理操作被利用来仅修改原始未对齐的地址中的字节，以使得原子存储器操作与加宽的访问地址对齐。使用加宽访问的对齐原子存储器操作避免了与大多数4字节和8字节访问的未对齐访问相关联的故障异常。在存储器访问跨越16字节边界的情况下，异常处理被执行。
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公开(公告)号：CN111279308A
公开(公告)日：2020-06-12
申请号：CN201880067059.9
申请日：2018-10-09
Applicant: 微软技术许可有限责任公司
Abstract: 当在指令集架构(ISA)之间转换处理器指令时减少被屏障指令的发出。实施例包括获取根据第一处理器ISA被格式化的(多个)处理器指令块。(多个)块包括执行存储器操作的指令，该存储器操作的执行次序基于第一处理器ISA的硬件存储器模型而被约束。基于对(多个)处理器指令块的分析，确定至少一个指令的存储器操作能够被使得在第二处理器ISA的硬件存储器模型中与次序无关。基于该确定，发出根据第二处理器ISA被格式化的一个或多个无屏障处理器指令。(多个)无屏障处理器指令被构造为在没有排序约束的情况下执行存储器操作。
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