公开(公告)号：CN111064487A

公开(公告)日：2020-04-24

申请号：CN201910367938.X

申请日：2019-05-05

Applicant: 富士施乐株式会社

Inventor： 塩安麻人 ,  野村建太 ,  谷畑友树

IPC: H04B1/40 ,  H04W52/02

Abstract: 一种收发装置、收发系统、存储介质及收发方法，收发装置具有：发送机构，向设置有存储装置的对象设备发送数据；接收机构，接收存储有由所述发送机构发送的数据的所述存储装置的数据；及确认机构，确认由所述发送机构发送的数据与由所述接收机构接收的数据是否一致。

公开(公告)号：CN112217949A

公开(公告)日：2021-01-12

申请号：CN202010098568.7

申请日：2020-02-18

Applicant: 富士施乐株式会社

Inventor： 池田真步 ,  盐安麻人 ,  谷畑友树 ,  野田尚志 ,  野村建太

IPC: H04N1/00

Abstract: 本发明提供信息处理装置。该信息处理装置具有：第1控制部，其对装置全体的动作进行控制；第2控制部，当从启动起经过预先规定的时间时，该第2控制部将保存在存储介质的特定区域中的图像输出到显示设备。所述第2控制部将本身生成的第2图像写入所述特定区域中，在进行了该写入之后从所述第1控制部接收到第1图像的情况下，利用该第1图像盖写被写入该特定区域中的该第2图像。

公开(公告)号：CN111723043A

公开(公告)日：2020-09-29

申请号：CN201910832331.4

申请日：2019-09-04

Applicant: 富士施乐株式会社

Inventor： 塩安麻人 ,  池田真歩 ,  谷畑友树 ,  野田尚志 ,  野村建太

IPC: G06F15/173 ,  G06F13/28 ,  G06F13/42

Abstract: 一种多处理器系统，其至少包括第1处理器和第2处理器，所述多处理器系统具备：存储单元，存储第1处理器执行的第1程序和第2处理器执行的第2程序；存储器部，具有所述第2处理器的存储器使用区域；及监视单元，经由通信线路而连接于所述存储单元及所述存储器部，在从所述存储单元读取的程序为所述第2程序的情况下，将所读取的所述第2程序存储于所述存储器部。所述多处理器系统能够比现有技术更快地启动第2处理器。

公开(公告)号：CN111064488A

公开(公告)日：2020-04-24

申请号：CN201910370405.7

申请日：2019-05-06

Applicant: 富士施乐株式会社

Inventor： 野村建太 ,  塩安麻人 ,  谷畑友树

IPC: H04B1/40 ,  H04W8/24

Abstract: 一种收发装置、收发系统、存储介质及收发方法，所述收发装置具有：第1通信机构，以第1通信方式进行通信；第2通信机构，以比所述第1通信方式更具有方向性且高速的第2通信方式进行通信；及控制机构，以如下方式进行控制，即，通过所述第2通信机构将数据发送至第1对象设备，从所述第1对象设备接收数据的发送确认之后，通过所述第2通信机构将数据发送至第2对象设备，然后通过所述第1通信机构接收表示数据是否无误地存储于设置在所述第1对象设备的存储装置的存储确认信息。