应用于全数字PLL的低功耗相位累加器

    公开(公告)号:CN105071798A

    公开(公告)日:2015-11-18

    申请号:CN201510511188.0

    申请日:2015-08-19

    Inventor: 潘少辉 胡胜发

    Abstract: 本发明公开了应用于全数字PLL的低功耗相位累加器,包括有异步计数器、同步计数器、延时采集模块和同步输出模块,所述异步计数器的输出端连接至同步计数器的输入端,所述延时采集模块用于采集异步计数器和同步计数器的信号,所述同步输出模块用于将延时采集模块采集到的信号同步输出。本发明利用异步计数器和同步计数器实现相位累加计数功能,降低了延时功耗;并且采用采样信号分别延时来采样不同级异步、同步计数器的输出,进一步降低功耗,并利用同步延时信号再次采样,从而实现同步输出。本发明作为应用于全数字PLL的低功耗相位累加器可广泛应用于电子电路领域。

    启动电路和包括启动电路的带隙基准源电路

    公开(公告)号:CN103389762A

    公开(公告)日:2013-11-13

    申请号:CN201210146682.8

    申请日:2012-05-11

    Inventor: 潘少辉 胡胜发

    Abstract: 本发明提供一种用于带隙基准源电路的启动电路,所述带隙基准源电路包括由运算放大器和两个PMOS管构成的负反馈电路以及两个双极型晶体管,所述启动电路包括一个开关管,该开关管一端连接在带隙基准源电路的运算放大器一个输入端,所述开关管由power down控制信号的电平高低控制导通与关闭,当关断带隙基准源电路时,开关管关闭,启动带隙基准源电路时,开关管导通。相应地,本发明还提供一种包括启动电路的带隙基准源电路。通过控制信号的电平高低使开关管导通或关闭,在power down为高电平时启动电路能够完全关断带隙基准源电路,同时能够保证启动电路的正常工作,并且启动电路本身具有极低的功耗。

    一种EFUSE电路及可编程存储装置

    公开(公告)号:CN106057244B

    公开(公告)日:2019-11-26

    申请号:CN201610373144.0

    申请日:2016-05-30

    Inventor: 潘少辉 胡胜发

    Abstract: 本发明属于编程控制领域,提供了一种EFUSE电路及可编程存储装置。在本发明实施例中,EFUSE电路包括分压电阻R1、栅氧击穿管和开关S1;分压电阻R1和栅氧击穿管串接在第一电源和地之间,栅氧击穿管的控制端通过开关S1接第二电源。未编程时,栅氧击穿管相当于一个电容,其与分压电阻R1分压,分压电阻R1和栅氧击穿管的公共端输出高电平;编程时,第二电源输出一高电压击穿栅氧击穿管,被击穿后的栅氧击穿管相当于一个电阻,分压电阻R1和栅氧击穿管的公共端输出低电平。本发明实施例利用栅氧击穿管击穿前后的电容/电压特性变化来实现输出逻辑0和逻辑1的变化,进而实现编程控制,增强了编程的可靠性。

    时间数字转换装置及数字锁相环

    公开(公告)号:CN107797442A

    公开(公告)日:2018-03-13

    申请号:CN201711092259.3

    申请日:2017-11-08

    Inventor: 潘少辉 胡胜发

    CPC classification number: G04F10/005

    Abstract: 本发明适用于时间精确测量技术领域,提供了一种时间数字转换装置和数字锁相环,所述装置包括:电源控制电路、第一延迟电路、第二延迟电路和时间检测电路;电源控制电路产生第一电压和第二电压并分别输送至第一延迟电路和第二延迟电路;第一延迟电路根据所述第一电压对接收的第一时钟信号进行延迟处理;第二延迟电路根据所述第二电压对接收的第二时钟信号进行延迟处理;时间检测电路,用于接收经过延迟处理后的第一时钟信号和第二时钟信号,并检测第一时钟信号与第二时钟信号之间的时间差。上述装置通过对两个延时电路输入不同的电压来实现两个延时的不同,进而获得更高、更稳定的测量精度,同时降低了对电路工艺和版图的要求。

    启动电路和包括启动电路的带隙基准源电路

    公开(公告)号:CN103389762B

    公开(公告)日:2015-02-11

    申请号:CN201210146682.8

    申请日:2012-05-11

    Inventor: 潘少辉 胡胜发

    Abstract: 本发明提供一种用于带隙基准源电路的启动电路,所述带隙基准源电路包括由运算放大器和两个PMOS管构成的负反馈电路以及两个双极型晶体管,所述启动电路包括一个开关管,该开关管一端连接在带隙基准源电路的运算放大器一个输入端,所述开关管由power down控制信号的电平高低控制导通与关闭,当关断带隙基准源电路时,开关管关闭,启动带隙基准源电路时,开关管导通。相应地,本发明还提供一种包括启动电路的带隙基准源电路。通过控制信号的电平高低使开关管导通或关闭,在power down为高电平时启动电路能够完全关断带隙基准源电路,同时能够保证启动电路的正常工作,并且启动电路本身具有极低的功耗。

    一种低噪声的麦克风输入放大器

    公开(公告)号:CN104104345A

    公开(公告)日:2014-10-15

    申请号:CN201310113612.7

    申请日:2013-04-02

    Inventor: 潘少辉 胡胜发

    Abstract: 本发明提供一种低噪声的麦克风输入放大器,包括:外部信号源的正端通过跨导单元连接运算放大器的同相输入端;外部信号源的负端通过跨导单元连接运算放大器的反相输入端;跨导单元,用于将外部信号源的电压信号转换为电流信号;运算放大器的同相输入端通过一个第二电阻连接运算放大器的负输出端;运算放大器的反相输入端通过一个第二电阻连接运算放大器的正输出端。增加一个跨导单元Gm,去除了现有技术中的第一电阻,利用跨导单元Gm将电压信号转换为电流信号,然后再经过闭环的运算放大器OP将电流信号再转换为电压信号。在外部信号源的幅度较小时,可以实现高增益的放大功能,还可以保证较低的噪声,具有较高的信噪比。

    应用于全数字PLL的低功耗相位累加器

    公开(公告)号:CN105071798B

    公开(公告)日:2018-06-26

    申请号:CN201510511188.0

    申请日:2015-08-19

    Inventor: 潘少辉 胡胜发

    Abstract: 本发明公开了应用于全数字PLL的低功耗相位累加器,包括有异步计数器、同步计数器、延时采集模块和同步输出模块,所述异步计数器的输出端连接至同步计数器的输入端,所述延时采集模块用于采集异步计数器和同步计数器的信号,所述同步输出模块用于将延时采集模块采集到的信号同步输出。本发明利用异步计数器和同步计数器实现相位累加计数功能,降低了延时功耗;并且采用采样信号分别延时来采样不同级异步、同步计数器的输出,进一步降低功耗,并利用同步延时信号再次采样,从而实现同步输出。本发明作为应用于全数字PLL的低功耗相位累加器可广泛应用于电子电路领域。

    一种D类音频功放电路、功率放大器及音频播放装置

    公开(公告)号:CN104348427B

    公开(公告)日:2017-11-24

    申请号:CN201310323260.8

    申请日:2013-07-29

    Inventor: 潘少辉 胡胜发

    Abstract: 本发明适用于电子领域,提供了一种D类音频功放电路、功率放大器及音频播放装置,该电路包括:运放单元,用于对接收的音频信号进行放大,生成高增益音频信号;采样保持单元,用于通过双相非交叠时钟控制采样,以对高增益音频信号进行带阻滤波,PWM调制频率生成的谐波及噪声信号;脉宽调制单元,用于将带阻滤波后的音频信号与接收的三角波信号比较,生成PWM信号;死区控制单元,用于对PWM信号进行死区校正;开关单元,用于通过校正后的PWM信号驱动音频播放装置。本发明在高增益环路反馈的基础上增加采样保持单元实现带阻滤波,以滤除在PWM调制频率附近最容易出现的谐波,实现了低失真度的输出,其结构简单,成本低。

    一种电阻式触摸屏及检测触摸点坐标的方法

    公开(公告)号:CN103246424A

    公开(公告)日:2013-08-14

    申请号:CN201210031809.1

    申请日:2012-02-13

    Abstract: 本发明实施例提供一种电阻式触摸屏检测触摸点坐标的方法,所述触摸屏包括,第一电阻层、第二电阻层及若干电压计;所述方法为:获取两个触摸点,向第一电阻层提供恒定电流;计算第一高压极和第一低压极之间电压值的差值,得到第一电压差;利用电压计测量各触摸点处的电压值,并利用所述第一电压差与各触摸点处的电压值,计算第一高压极与第一触摸点之间电阻上分配的电压,和第一低压极与第二触摸点之间电阻上分配的电压;利用两段电阻与第一电压差的比例关系作为该电阻线性长度与第一电阻层电阻分布方向上总长度的比例关系;并根据上述比例关系与预先设定的坐标值换算每个触摸点在第一电阻层上的坐标值。

    一种动态锁存比较器
    10.
    发明公开

    公开(公告)号:CN102957405A

    公开(公告)日:2013-03-06

    申请号:CN201110253306.4

    申请日:2011-08-30

    Inventor: 潘少辉 胡胜发

    Abstract: 本发明涉及锁存比较器电路结构领域,具体公开一种动态锁存比较器,包括由正相锁存信号控制的第一开关电路和第二开关电路、由反相锁存信号控制的第三开关电路和第四开关电路,其中:所述第一开关电路接于第一正反馈节点再生节点和第一输入管输出端之间;所述第二开关电路接于第二正反馈节点再生节点和第二输入管输出端之间;所述第三开关电路接于第一输入管输出端和地/电源之间;所述第四开关电路接于第二输入管输出端和地/电源之间。本发明在现有动态锁存器的基础上增加四个开关电路,在复位周期、再生周期都可使输入对管的输出端电位稳定不变,因而在低功耗基础上可有效降低踢回噪声。

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