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公开(公告)号：CN101771421A
公开(公告)日：2010-07-07
申请号：CN201010121902.2
申请日：2010-03-11
Applicant: 复旦大学
IPC: H03M13/11
Abstract: 本发明属于无线通信和微电子技术领域，具体为一种基于TDMP的超高速低功耗低密度奇偶校验码(QC-LDPC)解码器。通过对称六级流水线、行块和列块交织、非零子矩阵重排序、和值寄存器堆四象限划分以及读写旁路技术，解码器按行序串行扫描，横向更新和纵向更新每个时钟周期各处理两个非零子矩阵。横向更新和纵向更新完全交叠。特别地，和值寄存器堆不仅存储变量节点的和值，还作为FIFO存储两相之间传递的暂态外信息。该解码器架构具有很强的可配置性，可以容易地移植到其它任何规则或者非规则的QC-LDPC码，解码性能优异，峰值频率能够达到214兆赫兹，吞吐量可以达到1千兆比特每秒左右，芯片功耗仅有397毫瓦。
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公开(公告)号：CN101771421B
公开(公告)日：2012-10-17
申请号：CN201010121902.2
申请日：2010-03-11
Applicant: 复旦大学
IPC: H03M13/11
Abstract: 本发明属于无线通信和微电子技术领域，具体为一种基于TDMP的超高速低功耗低密度奇偶校验码(QC-LDPC)解码器。通过对称六级流水线、行块和列块交织、非零子矩阵重排序、和值寄存器堆四象限划分以及读写旁路技术，解码器按行序串行扫描，横向更新和纵向更新每个时钟周期各处理两个非零子矩阵。横向更新和纵向更新完全交叠。特别地，和值寄存器堆不仅存储变量节点的和值，还作为FIFO存储两相之间传递的暂态外信息。该解码器架构具有很强的可配置性，可以容易地移植到其它任何规则或者非规则的QC-LDPC码，解码性能优异，峰值频率能够达到214兆赫兹，吞吐量可以达到1千兆比特每秒左右，芯片功耗仅有397毫瓦。
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公开(公告)号：CN101800559A
公开(公告)日：2010-08-11
申请号：CN201010121892.2
申请日：2010-03-11
Applicant: 复旦大学
IPC: H03M13/11
Abstract: 本发明属于无线通信和微电子技术领域，具体为基于TDMP的高速可配置QC-LDPC解码器。该解码器采用对称四级流水线、行块和列块交织、非零子矩阵重排序、和值寄存器堆奇偶集划分，横向更新和纵向更新按行序串行扫描，每个时钟周期各处理一个非零子矩阵等技术措施。横向更新和纵向更新完全交叠；和值寄存器堆不仅存储变量节点的和值，还存储两相之间传递的暂态外信息。解码器采用相对偏移量置换网络，只对读取的和值进行循环移位。通过一种独特的提前终止策略，可以节省半次到一次迭代周期。本发明解码器架构可以非常灵活地应用到任何形式的规则、非规则QC-LDPC码。
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Patent Agency Ranking
公开(公告)号：CN101964664B
公开(公告)日：2014-07-09
申请号：CN201010282933.6
申请日：2010-09-16
Applicant: 复旦大学
Abstract: 本发明属于无线数字通信、磁光学存储和光纤通信技术领域，具体为一种适用于CMMB的多模式Reed-Solomon译码器结构。该译码器包括计算症候值模块、求解关键方程模块、钱搜索和误码计算模块、码字缓冲模块。在求解关键方程模块中，采用一种折叠的结构，这种结构和传统的全并行结构相比，可以节省芯片面积，但不增加整个译码器结构的关键路径。本发明最大程度的复用现有的硬件资源从而在单一结构上实现了CMMB所要求的四种模式，节省了大量的硬件资源；同时采用门控时钟的技术来进行模式的切换，在最大程度的简化控制电路的同时，大大降低了整个结构功耗，使其更加符合手持移动设备的功耗需求。
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公开(公告)号：CN101604975A
公开(公告)日：2009-12-16
申请号：CN200910054525.2
申请日：2009-07-08
Applicant: 复旦大学
IPC: H03M13/11
Abstract: 本发明涉及一种低功耗多模QC－LDPC码解码器硬件结构及其工作方法，解码器主要包括输入输出缓存、存储器阵列、算术逻辑运算阵列、互连网络和主控制器等部分，采用并行度为b的阵列式架构，以保证较高的数据吞吐量。其工作方法采用优化的归一化和积算法，重新配置两步迭代，优化中间存储信息，使之能够在保证纠错能力的前提下更加高效的完成软判决解码。这种设计方法适合于任意码率、任意码长的规则和非规则QC－LDPC码；大大减少片上存储资源，减少互联线网络，降低后端布线难度，提高芯片利用率，有效降低芯片功耗。
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公开(公告)号：CN101800559B
公开(公告)日：2013-02-27
申请号：CN201010121892.2
申请日：2010-03-11
Applicant: 复旦大学
IPC: H03M13/11
Abstract: 本发明属于无线通信和微电子技术领域，具体为基于TDMP的高速可配置QC-LDPC解码器。该解码器采用对称四级流水线、行块和列块交织、非零子矩阵重排序、和值寄存器堆奇偶集划分，横向更新和纵向更新按行序串行扫描，每个时钟周期各处理一个非零子矩阵等技术措施。横向更新和纵向更新完全交叠；和值寄存器堆不仅存储变量节点的和值，还存储两相之间传递的暂态外信息。解码器采用相对偏移量置换网络，只对读取的和值进行循环移位。通过一种独特的提前终止策略，可以节省半次到一次迭代周期。本发明解码器架构可以非常灵活地应用到任何形式的规则、非规则QC-LDPC码。
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公开(公告)号：CN101964664A
公开(公告)日：2011-02-02
申请号：CN201010282933.6
申请日：2010-09-16
Applicant: 复旦大学
Abstract: 本发明属于无线数字通信、磁光学存储和光纤通信技术领域，具体为一种适用于CMMB的多模式Reed-Solomon译码器结构。该译码器包括计算症候值模块、求解关键方程模块、钱搜索和误码计算模块、码字缓冲模块。在求解关键方程模块中，采用一种折叠的结构，这种结构和传统的全并行结构相比，可以节省芯片面积，但不增加整个译码器结构的关键路径。本发明最大程度的复用现有的硬件资源从而在单一结构上实现了CMMB所要求的四种模式，节省了大量的硬件资源；同时采用门控时钟的技术来进行模式的切换，在最大程度的简化控制电路的同时，大大降低了整个结构功耗，使其更加符合手持移动设备的功耗需求。
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公开(公告)号：CN101692611A
公开(公告)日：2010-04-07
申请号：CN200910054350.5
申请日：2009-07-03
Applicant: 复旦大学
IPC: H03M13/11
Abstract: 本发明提供一种基于SIMD结构的多标准LDPC译码器电路，由输入缓冲单元、主控制器、指令存储器、本征信息存储器、后验信息存储器和外信息存储器、奇偶校验和输出缓冲单元以及处理单元阵列构成。所述的处理单元阵列由多个并行的处理单元构成，处理单元采用串行处理方式的VLSI硬件架构。该译码器采用一种新型的TPMP译码算法，保证硬件结构不受分块矩阵特殊结构限制，实现硬件结构与分块LDPC码校验矩阵结构的分离。本发明提供了灵活可配置的处理单元设计电路，能有效提高硬件的利用率，降低芯片的设计面积。同时本发明还提供了一种专用简化的SIMD指令集，该指令集适用于各种分块LDPC码，实现译码器硬件结构与分块LDPC码校验矩阵结构的分离，满足多标准通讯的需求。
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