锁相环电路和使用锁相环来生成时钟信号的方法

    公开(公告)号:CN103684436B

    公开(公告)日:2017-04-12

    申请号:CN201310283513.3

    申请日:2013-07-08

    IPC分类号: H03L7/085 H03L7/099

    摘要: 本发明涉及一种锁相环电路和使用锁相环来生成时钟信号的方法。提供了锁相环(PLL)架构,例如具有单独的数字积分控制路径和模拟比例控制路径的混合PLL架构。可以使用电荷泵电路实现模拟比例控制路径,所述电荷泵电路包括与CMOS开关串联的电阻器以生成控制电流(例如,Up/Down控制电流),所述控制电流用于调整向数控振荡器施加的控制电压。可以使用一系列Σ‑Δ调制器实现数字积分控制路径,所述Σ‑Δ调制器以不同频率工作,以便沿着所述数字积分控制路径将较高位数据信号转换为较低位数据信号。可以实现单个相位‑频率检测器以生成控制信号,所述控制信号分别控制所述模拟比例控制路径和所述数字积分控制路径。

    锁相环电路和使用锁相环来生成时钟信号的方法

    公开(公告)号:CN103684436A

    公开(公告)日:2014-03-26

    申请号:CN201310283513.3

    申请日:2013-07-08

    IPC分类号: H03L7/085 H03L7/099

    摘要: 本发明涉及一种锁相环电路和使用锁相环来生成时钟信号的方法。提供了锁相环(PLL)架构,例如具有单独的数字积分控制路径和模拟比例控制路径的混合PLL架构。可以使用电荷泵电路实现模拟比例控制路径,所述电荷泵电路包括与CMOS开关串联的电阻器以生成控制电流(例如,Up/Down控制电流),所述控制电流用于调整向数控振荡器施加的控制电压。可以使用一系列Σ-Δ调制器实现数字积分控制路径,所述Σ-Δ调制器以不同频率工作,以便沿着所述数字积分控制路径将较高位数据信号转换为较低位数据信号。可以实现单个相位-频率检测器以生成控制信号,所述控制信号分别控制所述模拟比例控制路径和所述数字积分控制路径。