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Patent Agency Ranking
公开(公告)号：CN104022784A
公开(公告)日：2014-09-03
申请号：CN201310064254.5
申请日：2013-02-28
Applicant: 国际商业机器公司
CPC classification number: H03M13/17 , H03M13/1525 , H03M13/1545 , H03M13/1575 , H03M13/175 , H03M13/2906 , H03M13/35 , H03M13/3746 , H03M13/618 , H03M13/6561
Abstract: 本发明提供了用于纠正突发错误的解码方法、解码设备和解码器。具体而言，用于纠正突发错误的解码方法，包括：计算接收到的数据帧的初始校正子，其中所述数据帧是基于针对突发错误纠正的循环码进行编码的；基于所计算的初始校正子，确定所述数据帧中包含的突发错误的错误可纠性；以及根据所确定的错误可纠性，对所述数据帧中的突发错误进行处理并输出处理后的数据帧。根据本发明的解码方法、解码设备和解码器，通过使用数据帧的初始校正子确定数据帧中包含的突发错误的错误可纠性以及错误模式，使得能够在数据被发送出去之前确定错误可纠性，而且具有较小的解码延时。
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公开(公告)号：CN104022784B
公开(公告)日：2017-08-29
申请号：CN201310064254.5
申请日：2013-02-28
Applicant: 国际商业机器公司
CPC classification number: H03M13/17 , H03M13/1525 , H03M13/1545 , H03M13/1575 , H03M13/175 , H03M13/2906 , H03M13/35 , H03M13/3746 , H03M13/618 , H03M13/6561
Abstract: 本发明提供了用于纠正突发错误的解码方法、解码设备和解码器。具体而言，用于纠正突发错误的解码方法，包括：计算接收到的数据帧的初始校正子，其中所述数据帧是基于针对突发错误纠正的循环码进行编码的；基于所计算的初始校正子，确定所述数据帧中包含的突发错误的错误可纠性；以及根据所确定的错误可纠性，对所述数据帧中的突发错误进行处理并输出处理后的数据帧。根据本发明的解码方法、解码设备和解码器，通过使用数据帧的初始校正子确定数据帧中包含的突发错误的错误可纠性以及错误模式，使得能够在数据被发送出去之前确定错误可纠性，而且具有较小的解码延时。
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公开(公告)号：CN102081964A
公开(公告)日：2011-06-01
申请号：CN200910225879.9
申请日：2009-11-30
Applicant: 国际商业机器公司
IPC: G11C11/406
CPC classification number: G11C11/406 , G11C11/40618
Abstract: 本发明公开了一种DRAM刷新的方法和系统，方法包括：将DRAM中的全部存储体分为多个存储体组，每个组中有n个存储体，其中，n为大于等于1的整数；为每个存储体组确定可用保持时间阈值；对每个存储体组的存储体的每个存储体行进行刷新，其中，对一个存储体组的一个存储体行进行刷新包括：判断对该存储体行的刷新操作和对该存储体行所在的存储体的访问操作是否冲突；如果冲突，判断对于当前存储体行，是进行刷新操作还是访问操作；如果判断结果为进行访问操作，则继续访问操作。该方法比现有的刷新方法具有几十倍的连续访问能力，因此也提高了动态随机访问存储器的访问性能。
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公开(公告)号：CN102081964B
公开(公告)日：2014-12-10
申请号：CN200910225879.9
申请日：2009-11-30
Applicant: 国际商业机器公司
IPC: G06F12/14
CPC classification number: G11C11/406 , G11C11/40618
Abstract: 本发明公开了一种DRAM刷新的方法和系统，方法包括：将DRAM中的全部存储体分为多个存储体组，每个组中有n个存储体，其中，n为大于等于1的整数；为每个存储体组确定可用保持时间阈值；对每个存储体组的存储体的每个存储体行进行刷新，其中，对一个存储体组的一个存储体行进行刷新包括：判断对该存储体行的刷新操作和对该存储体行所在的存储体的访问操作是否冲突；如果冲突，判断对于当前存储体行，是进行刷新操作还是访问操作；如果判断结果为进行访问操作，则继续访问操作。该方法比现有的刷新方法具有几十倍的连续访问能力，因此也提高了动态随机访问存储器的访问性能。
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公开(公告)号：CN102207846A
公开(公告)日：2011-10-05
申请号：CN201010138972.9
申请日：2010-03-31
Applicant: 国际商业机器公司
IPC: G06F7/24
Abstract: 本发明公开了一种对长度为N的序列进行排序的电路，包括：N个存储单元，用于存储长度为N的序列，该N个存储单元分为R行和C列，其中，N＝R×C；C个比较器，用于比较输入的新数据和C个存储单元存储的数据，输出比较信号；C个R选1多路开关，第k个R选1多路开关用于选择第k列的某一行的对应的存储单元存储的数据通过，输入给该列的比较器；N个控制信号命令寄存器，与所述N个存储单元对应，分别接收比较器的比较结果，输出的控制信号用于控制所述N个存储单元进行移位/插入/保持操作；流程控制模块，用于控制所述C个R选1多路开关的选通以及每一行的C个控制信号命令寄存器存储比较结果。
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