公开(公告)号：CN113344179A

公开(公告)日：2021-09-03

申请号：CN202110599962.3

申请日：2021-05-31

Applicant: 哈尔滨理工大学

Inventor： 冯佳玮 ,  石晴文

IPC: G06N3/04 ,  G06N3/063 ,  G06N3/08

Abstract: 一种基于FPGA的二值化卷积神经网络算法的IP核，属于数字电路设计领域，包括：数据输入缓存模块、权重缓存模块、卷积控制模块、池化控制模块、二值化模块、全连接层控制模块和全局控制模块。所述全局控制模块控制其他各个模块运行，包括以下步骤：1)存储图像数据、二值化网络权重和偏置系数；2)输入并缓存图像数据；3)对图像数据进行二值化压缩；4)进行卷积运算；5)池化过程；6)进行累加和计算，输出最终结果。本发明对二值化卷积神经网络在FPGA上进行快速部署并进行加速，提供一种可快速在不同FPGA平台上部署二值化卷积神经网络的IP核，可在低资源占用的情况下部署指定规模的算法并完成计算。

公开(公告)号：CN113326479A

公开(公告)日：2021-08-31

申请号：CN202110588584.9

申请日：2021-05-28

Applicant: 哈尔滨理工大学

Inventor： 石晴文 ,  冯佳玮

IPC: G06F17/18 ,  G06F30/27 ,  G06F30/331 ,  G06K9/62

Abstract: 本发明属于数字电路设计技术领域，具体涉及一种基于FPGA的K均值算法的实现方法，包括顶层模块(1)，聚类模块(2)，更新模块(3)，存储模块(4)。这些模块都由RTL级代码实现。本发明主要针对海量高维度数据存储与处理速度慢的问题，通过利用FPGA逻辑资源丰富，开发周期短，可并行计算的优势提高数据访问与处理速度。

公开(公告)号：CN113344179B

公开(公告)日：2022-06-14

申请号：CN202110599962.3

申请日：2021-05-31

Applicant: 哈尔滨理工大学

Inventor： 冯佳玮 ,  石晴文

IPC: G06N3/04 ,  G06N3/063 ,  G06N3/08

Abstract: 一种基于FPGA的二值化卷积神经网络算法的IP核，属于数字电路设计领域，包括：数据输入缓存模块、权重缓存模块、卷积控制模块、池化控制模块、二值化模块、全连接层控制模块和全局控制模块。所述全局控制模块控制其他各个模块运行，包括以下步骤：1)存储图像数据、二值化网络权重和偏置系数；2)输入并缓存图像数据；3)对图像数据进行二值化压缩；4)进行卷积运算；5)池化过程；6)进行累加和计算，输出最终结果。本发明对二值化卷积神经网络在FPGA上进行快速部署并进行加速，提供一种可快速在不同FPGA平台上部署二值化卷积神经网络的IP核，可在低资源占用的情况下部署指定规模的算法并完成计算。

公开(公告)号：CN215182115U

公开(公告)日：2021-12-14

申请号：CN202121614214.X

申请日：2021-07-14

Applicant: 哈尔滨理工大学

Inventor： 刘之禹 ,  石晴文 ,  冯佳玮 ,  李述 ,  张经纬

IPC: G06N3/063 ,  G06N3/04 ,  G06F15/78

Abstract: 本实用新型提供一种基于FPGA的NVDLA人工智能芯片硬件系统，用于解决现有技术的开源加速器仅针对ASIC，使用较为繁琐的缺陷，系统包括：存储模块、主控模块、加速模块和总线，其中，存储模块、主控模块、加速模块、电源模块、晶振模块和总线，其中，存储模块、主控模块以及加速模块均能通过总线进行数据的发送和接收；主控模块和所述加速模块均设置在FPGA芯片上；所述电源模块与FPGA和存储模块均连接；晶振模块外接于FPGA芯片上。本实用新型将加速器部署到FPGA上来实现，既体现了FPGA可重构的特点，也体现了FPGA可并行快速运算的特点。本实用新型适用于卷积神经网络在移动端的应用。